• 전력전자학회:학술대회논문집
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• 전력전자학회 1997년도 전력전자학술대회 논문집
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• pp.131-134
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• 1997

McT는 MOS-게이트형 사이리스터로써 MOS-게이트형 턴-온 및 턴-오프 특성과 낮은 도통 전압을 나타내는 소자이다. 그러나 SOA(Safe Operation Area)가 상대적으로 작기 때문에 스너버 회로를 필요로 한다. 본 논문에서는 간단한 MCT PSPICE 모델을 사용하여 스위칭 특성과 RCD 스너버의 특성을 분석하였고 스너버 회로 설계방식을 제안하였다.

• 한국전기전자재료학회논문지
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• 제27권9호
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• pp.547-550
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• 2014

In this study, the electrical characteristics of the nickel (Ni)/carbon nanotube (CNT)/$SiO_2$ structures were investigated in order to analyze the mechanism of CNT in MOS device structures. We fabricated 4H-SiC MOS capacitors with or without CNTs. CNT was dispersed by isopropyl alcohol. The capacitance-voltage (C-V) and current-voltage (I-V) are characterized. Both devices were measured by Keithley 4200 SCS. The experimental flatband voltage ($V_{FB}$) shift was positive. Near-interface trap charge density ($N_{it}$) and negative oxide trap charge density ($N_{ox}$) value of CNT embedded MOS capacitors was less than that values of reference samples. Also, the leakage current of CNT embedded MOS capacitors is higher than reference samples. It has been found that its oxide quality is related to charge carriers and/or defect states in the interface of MOS capacitors.

• 한국산학기술학회논문지
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• 제13권12호
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• pp.6046-6051
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• 2012

본 논문에서는 암호화 통신응용을 위한, 트랜스콘덕터에 기반한 비선형 저항으로 이루어진 카오스 추아회로를 구현하였다. 제안하는 회로는 인덕터와 커패시터의 수동소자와, MOS 트랜지스터 기반 가변저항 및 트랜스콘덕터 기반 추아 다이오드로 이루어진다. 제안하는 회로는 SPICE 모의실험결과, 시간파형, 위상특성 및 주파수 해석 등을 통하여 다양한 카오스 다이나믹스를 보여주었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2005년도 추계학술대회 논문집 Vol.18
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• pp.130-131
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• 2005

In the era of submicron devices, super ultra thin gate oxide characteristics are required. Titanium silicide process has studied gate oxide reliability and dielectric strength characteristics as the composition of gate electrode. In this study the author observed process characteristics on MOS structure. In view point of the process characteristics of MOS capacitor, the oxygen & Ti, Si2 was analyzed by SIMS analysis on before and after annealing with 1,2 step silicidation, the Ti contents[Count/sec]of $9.5{\times}1018$ & $6.5{\times}1018$ on before and after 2'nd anneal. The oxygen contents[Count/sec] of $4.3{\times}104$ & $3.65{\times}104$, the Si contents[Count/sec] of $4.2{\times}104$ & $3.7{\times}104$ on before and after 2'nd anneal. The rms value[A] was 4.98, & 4.03 on before and after 2'nd anneal.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1994년도 하계학술대회 논문집 A
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• pp.237-239
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• 1994

The MOS-controlled thyristor(MCT) is a new power semi-conductor device that combines four layers thyristor structure presenting regenerative action and MOS-gate providing controlled turn-on and turn-off. The MCT has very fast switching speed owing to voltage controlled MOS-gate, and very low on-state voltage drop resulting from regenerative action of four layers thyristor structure. In addition, because of a higher dv/dt rating and di/dt rating, gate drive circuit and snubber circuit can be simpler comparing to other power switching devices. So recently much interest and endeavor is being applied to develop the performance and ratings of the MCT. This paper describes the switching characteristic of the MCT for its practical applications and presents a model for PSPICE circuit simulation. The model for PSPICE circuit simulation is compared to the experimental result using MCTV75P60F1 made by Harris co..

• 전자공학회논문지A
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• 제31A권6호
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• pp.107-116
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• 1994

In this paper, The electrical properties of MOS capacitors and transistoras with gate of in-situ doped amorphous Si and poly Si doped by POCI$_3$. Under constant current F-N stress, MOS capacitors with in-situ doped amorphous Si gate have shown the best resistance to degradation in reliabilty properties such as increase of leakage current, shift of gate voltage (V$_{g}$). shift of flat band voltage (V$_{fb}$) and charge to breakdown(Q$_{bd}$). Also, MOSFETs with in-situ doped amorphous Si gate have shown to have less degradation in transistor properties such as threshold voltage, transconductance and drain current. These improvements observed in MOS devices with in-situ doped amorphous Si gate is attributed to less local thinning spots at the gate/SiO$_2$ interface, caused by the large grain size and the smoothness of the surface at the gate/SiO$_2$ interface.

• 대한전자공학회논문지SD
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• 제46권4호
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• pp.21-27
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• 2009

본 연구에서는 고온에서 Schottky barrier SOI nMOS 및 pMOS의 전류-전압 특성을 분석하기 위해서 Er 실리사이드를 갖는 SB-SOI nMOSFET와 Pt 실리사이드를 갖는 SB-SOI pMOSFET를 제작하였다. 게이트 전압에 따른 SB-SOI nMOS 및 pMOS의 주된 전류 전도 메카니즘을 온도에 따른 드레인 전류 측정 결과를 이용하여 설명하였다. 낮은 게이트 전압에서는 온도에 따라 열전자 방출 및 터널링 전류가 증가하므로 드레인 전류가 증가하고 높은 게이트 전압에서는 드리프트 전류가 감소하여 드레인 전류가 감소하였다. 고온에서 ON 전류가 증가하지만 드레인으로부터 채널영역으로의 터널링 전류 증가로 OFF 전류가 더 많이 증가하게 되므로 ON/OFF 전류비는 감소함을 알 수 있었다. 그리고 SOI 소자나 bulk MOSFET 소자에 비해 SB-SOI nMOS 및 pMOS의 온도에 따른 문턱전압 변화는 작았고 subthreshold swing은 증가하였다.

• 한국산업정보학회논문지
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• 제7권5호
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• pp.147-153
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• 2002

GHz에서 동작하는 초미세 MOSFET의 BSIM3 MOSFET 모델에 연결하여 사용할 수 있는 기판 회로망 모델과 그에 따른 물리적 의미를 가지는 직접 파라미터 추출법이 제안되었다. 제안된 기판 회로망에는 관례적인 저항과 링-형태의 기판콘택에 의해 생성된 단일의 인덕터가 포함되었다. 모델 파라미터는 최적화 과정 없이 단절된 게이트와 공통-벌크 구성을 갖는 MOS 트랜지스터에서 측정된 S-파라미터로부터 추출되었다. 제안된 모델링 기술은 다양한 크기의 MOS 트랜지스터에 적용되었고, 30GHz까지 그 타당성이 검증되었다.

• 한국산학기술학회논문지
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• 제13권6호
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• pp.2697-2701
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• 2012

안티퓨즈 MOS 커패시터를 기반으로 제작된 OTP 소자의 수율은 프로그램 과정에서 입력 저항(Rin)값과 통과 트랜지스터(Pass Tr)의 크기, 데이터 읽기 과정에서 읽기 트랜지스터(Read Tr)와 읽기 전압에 영향을 받는다. 따라서 수율에 영향을 주는 요소를 분석하기 위해 여러 가지 실험 조건을 달리하여 각각의 조건에 대해 블로잉 후 실효소자의 저항 특성에 대한 풀 맵(full map) 데이터를 얻어 OTP 소자가 어떻게 동작하는지를 분석하여 수율 개선에 필요한 최적 조건을 연구하였다. 최적 조건은 입력저항이 $50{\Omega}$, 통과 트랜지스터의 W값이 $10{\mu}m$, 읽기 전압이 2.8 V 일 때이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.577-580
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• 1998

This paper presents the characteristics of each MOS device and Bipolar device, then investigates about how these devices take effect on BiCMOS inverter from 300K to 470K. The turn-off and Logic swing characteristics of BiCMOS inverter are degraded by the electrical characteristics of the MOS to around 400K, but over that temperature enhanced by the characteristics of the Bipolar transistor.