• 대한전자공학회논문지SD
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• 제44권12호
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• pp.93-101
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• 2007

작은 면적과 저전력으로의 구현은 다양한 멀티미디어 하드웨어, 특히 모바일 환경에서 매우 중요한 요구사항이다. 본 논문은 작은 면적과 그에 따른 저전력을 목표로 H.264/AVC 인트라 예측기기 하드웨어 구조를 제안한다. 이미지 프레임을 예측하기 위해 하나의 연산기로 모든 모드 결정과 계산들이 순차적으로 수행기고 그들 중 최적의 값을 선택하는 방식이며, 그 결과로 다른 기존의 논문들 보다 더 작은 면적의 결과를 얻을 수 있었다. 제안된 구조는 Altera Excalibur device를 이용하여 검증되었고, 구현된 하드웨어 구조는 Synopsys Design Compiler와 Samsung STD130 0.18um CMOS Standard Cell Library를 이용하여 합성하였다. 합성결과 크기는 11.9k의 하드웨어 로직 게이트와 1078 byte의 내부 SRAM을 사용하고 최대 동작 주파수는 약 107MHz가 되었다. 제안한 구조는 하나의 QCIF($176\times144$ 화소) 영상 프레임을 처리하는데 879,617클록이 소요되며, 이는 QCIF 영상을 초당 121.5프레임으로 처리가 가능하며, 이는 하드웨어 기반의 실시간 H.264/AVC 부호화 시스템에 적합한 구조임을 보여준다.

• 인터넷정보학회논문지
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• 제6권1호
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• pp.65-72
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• 2005

플래시 메모리는 이동형 컴퓨팅 환경에서 휴대용 정보기기를 지원하는 우수한 미디어이다. 플래시 메모리는 비휘발성, 낮은 전력소모, 빠른 데이터 접근 속도 등의 특징으로 휴대용 정보기기용 데이터베이스의 핵심 저장 모듈이 되었다. 하지만, 일반 RAM 메모리에 비하여 상대적으로 느린 연산 특성을 고려하여 기존의 트랜잭션 처리 기법을 개선할 필요가 있다. 이를 위하여, 본 논문은 플래시인지 트랜잭션 관리(Flash-Aware Transaction Management: FATM) 기법을 제안한다. FATM은 SRAM과 W-cache를 활용하여 트랜잭션 처리 성능을 높인다. 또한, 성능 검증을 위하여 시뮬레이션 모델을 제안하였으며, 실험 결과 분석을 통하여 FATM이 기존의 트랜잭션 처리 기법보다 우수함을 확인하였다.

• Journal of Advanced Marine Engineering and Technology
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• 제33권8호
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• pp.1254-1260
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• 2009

DMA 무선원격 제어시스템은 저전력의 8 bit 마이크로콘트롤러인 ATmega 2560으로 설계하였으며, 마이크로콘트롤러는 CDMA 모뎀과 GPS 모듈 등을 시리얼 인터페이스를 하기 위한 4개의 UART 포트가 갖추어져 있으며, 내부에 4K 바이트의 프로그램 매개변수나 프로그램이 동작하는데 필요한 데이터를 저장할 수 있는 메모리(EEPROM)와 256K 바이트의 플래시 메모리 및 프로그램이 실행되는 내부 메모리(SRAM)로 구성되어 있다. 제작되어진 800 MHz CDMA 모뎀과 GPS를 사용한 항로표지 원격관리 시스템의 해상통신 거리를 측정한 결과 10 km 정도의 통신 거리를 확인할 수 있어서며, -80 dBm의 수신신호감도를 나타내었다.

• Journal of Advanced Marine Engineering and Technology
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• 제35권6호
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• pp.842-848
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• 2011

다중통신을 지원하는 하이브리드 통신 제어보드는 저전력의 8-bit 마이크로콘트롤러인 ATxmega128A1으로 설계하였으며, 마이크로콘트롤러는 다중통신을 위한 모뎀과 GPS 모듈 등을 시리얼 인터페이스 하기 위한 8개의 UART 포트가 갖추어져 있으며, 내부에 2K 바이트의 프로그램 매개변수와 프로그램이 동작하는데 필요한 데이터를 저장할 수 있는 EEPROM과 128K 바이트의 플래시 메모리 및 프로그램이 실행되는 8K 바이트의 SRAM으로 구성되어 있다. 항로표지의 원격 관리를 CDMA, TRS, RF 등 하이브리드 통신을 이용하면 개별 통신 방식별로 음영지역이 존재하는 경우에도, 최적의 통신방식을 선택하여 통신을 수행하게 됨으로써, 통신 음영지역의 해소가 가능하다. 또한 통신장치마다 동일한 데이터 프레임을 사용함으로써 데이터의 호환성을 높였다. 실험은 30일 동안 각 부표에서 매 5분마다 데이터를 취득하였으며, 데이터 수신율은 85 % 이상을 보였다.

• 전기전자학회논문지
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• 제25권2호
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• pp.309-314
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• 2021

본 논문에서 제안된 에스램 사전 증폭 회로는 에스램 데이터 읽기 과정에서 감지 증폭을 활성화 하는 데 필요한 시간을 55% 감소함으로써 기존 회로 대비 읽기 속도를 현격히 개선하였다. 이는 사전 증폭 과정에서 공정 편차에 의한 트랜지스터의 성능 편차를 보상하는 고유 회로에 기인한 것이다. 뿐만 아니라, 사전 증폭으로 인한 추가 에너지 소모량을 최소화하기 위하여 사전 증폭이 필요한 경우에만 사전 증폭기를 활성화 할 수 있는 선별 활성화 회로를 제안하여 추가 에너지 소모를 4.45% 이내로 제한하였다.

• 대한의용생체공학회:학술대회논문집
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• 대한의용생체공학회 1998년도 추계학술대회
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• pp.187-188
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• 1998

A low cost, low power, portable cardiac event recorder as a tether-free biological signal processor was developed. Dual channel ECG signals are sampled at 128Hz in 12 bits resolution. Sampled data are continuously recorded in a circular buffer. If event button is pressed, 2 minutes data before and after the event are recorded in 512 Kbyte SRAM. Total 11 events can be recorded. Data can be transferred to PC through RS-232 protocol. It operates for two months by a half AA size 3.6V Lithium battery. The system size is $55\times55\times13[mm^3]$.

• 디지털콘텐츠학회 논문지
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• 제11권1호
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• pp.91-97
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• 2010

비휘발성, 저전력 소모, 안정성 등의 장점을 가진 NAND 플래시 메모리는 고집적화, 대용량화, 저가격화를 통하여 다양한 디지털시스템의 데이터 저장장치로 사용되고 있다. 플래시 메모리의 다양한 분야에서의 응용 확대와 동시에 플래시 메모리의 대용량화는 플래시 메모리의 주소 변환 테이블의 전체 크기를 증가시켜 SRAM에 저장하기에 용량이 부족한 문제점을 발생시킨다. 본 논문에서는 하이브리드 변환 기법 기반의 플래시 메모리 파일 시스템에서 페이지 주소 캐시를 이용한 효율적인 주소 테이블 관리 정책을 제안한다. 제안하는 기법은 다양한 메타 데이터 기반의 전체 테이블의 정보를 맵블록을 이용하여 효율적으로 통합 관리함으로써 높은 성능을 유지할 수 있다. PC 환경에서의 다양한 응용프로그램을 실험한 결과 제안하는 페이지 주소 캐시는 2.5% 이하의 낮은 미스율로 높은 효율성을 유지하며 전체 쓰기 연산 요청에서 평균 33%의 실제 쓰기 연산의 실행으로 전체 쓰기 연산에서 발생하는 오버헤드를 줄여 주었다.

• 한국컴퓨터정보학회논문지
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• 제16권10호
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• pp.1-10
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• 2011

NAND 플래시 메모리는 저전력, 저렴한 가격, 그리고 대용량임에도 불구하고 페이지 단위의 쓰기 및 블록 단위의 지우기 연산은 큰 문제점을 가지고 있다. 특히 NAND 플래시 메모리 특성상 덮어쓰기가 불가능하므로 쓰기동작 후 수반되는 지우기 동작은 전체 성능저하의 원인이 된다. 기존의 NAND 플래시 메모리를 위한 SRAM 버퍼는 간단하면서도 NAND 플래시 메모리의 쓰기 동작을 효과적으로 줄여줄 수 있을 뿐 아니라 빠른 접근 시간을 보장 할 수 있다. 본 논문에서는 작은 용량의 SRAM을 이용하여 NAND 플래시 메모리의 가장 큰 오버헤드인 지우기/쓰기 동작을 효과적으로 줄일 수 있는 버퍼 관리 시스템을 제안한다. 제안된 버퍼는 큰 페칭 크기를 가지는 공간적 버퍼와 작은 페칭 크기를 가지는 시간적 버퍼인 완전연관 버퍼로 구성된다. 시간적 버퍼는 공간적 버퍼에서 참조된작은 페칭을 가지며, NAND 플래시 메모리에서 쓰기 및 지우기 수행시 시간적 버퍼내에 존재하는 같은 페이지 혹은 블록에 포함된 페칭 블록을 찾아 동시에 처리한다. 따라서 NAND 플래시 메모리에서 쓰기 및 지우기 동작을 획기적으로 줄였다. 시뮬레이션 결과에 따르면 제안된 NAND 플래시 메모리 버퍼 시스템은 2배 크기의 완전연관 버퍼에 비해 접근 실패율 관점에서는 높았지만, 쓰기 동작과 지우기 동작은 평균적으로 각각 58%, 83% 정도를 줄였으며, 결론적으로 평균 플래시 메모리 접근 시간은 약 84%의 성능 향상을 이루었다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2001년도 가을 학술발표논문집 Vol.28 No.2 (3)
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• pp.58-60
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• 2001

제한된 전력 원을 사용하는 휴대용기기의 대중화에 따라 제한된 전력 원을 보다 효율적으로 사용할 수 있게 하는 저 전력에 대한 연구가 활발히 진행 중에 있다. 특히 휴대용 기기의 성능이 더욱더 고성능화 됨에 따라 휴대용 기기에도 SRAM, DRAM, SDRAM등의 각종 메모리 시스템이 사용되기 시작하였다. 또한 이러한 메모리 시스템은 전체 시스템에 있어서 주요한 전력소모 요인이 되었다 따라서 본 논문에서는 이러한 메모리 장치에 대한 전력 소모 특성을 분석 수행하였으며 분석 수행 방법에 있어서 기존의 방법과는 다르게 Address, Data, 제어신호등에 따른 에너지 소모 특성을 분석함으로서 기존의 연구와는 다르게 H/W차원뿐 아니라 더 상위레벨의 S/W차원가지의 에너지 소모 절감 기법 개발을 위한 흑은 저 전력 S/W 제작을 위한 자료로서 사용될 수 있는 기초 자료를 제공하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제2권3호
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• pp.197-204
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• 2002

DRAM, SRAM, and FLASH memory are three major memory devices currently used in most electronic applications. But, they have very distinct attributes, therefore, each memory could be used only for limited applications. MRAM (Magneto-resistive Random Access Memory) is a promising candidate for a universal memory that meets all application needs with non-volatile, fast operational speed, and low power consumption. The simplest architecture of MRAM cell is a series of MTJ (Magnetic Tunnel Junction) as a data storage part and MOS transistor as a data selection part. To be a commercially competitive memory device, scalability is an important factor as well. This paper is testing the actual electrical parameters and the scaling factors to limit MRAM technology in the semiconductor based memory device by an actual integration of MRAM core cell. Electrical tuning of MOS/MTJ, and control of resistance are important factors for data sensing, and control of magnetic switching for data writing.