• 대한전자공학회논문지SD
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• 제47권6호
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• pp.51-56
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• 2010

본 논문에서는 전압제어위상지연단(Voltage Controlled Delay Line : VCDL)을 이용하여 기존의 위상고정루프와 다른 형태의 위상 지연고정루프(Phase Delay Locked Loop)를 제안 하였다. 이 구조는 기존의 위상고정루프의 2차 또는 3차 루프필터(Loop Filter)를 단하나의 커패시터로 구현하여 넓은 면적을 차지하던 루프필터의 면적을 크게 줄여 전체 칩을 $255{\mu}m$ $\times$ $935.5{\mu}m$ 크기로 집적하였다. 제안된 회로는 1.8V $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하고 회로의 동작을 검증하였다.

• IEIE Transactions on Smart Processing and Computing
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• 제4권3호
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• pp.141-144
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• 2015

A broadband radio frequency synthesizer for multi-band, multi-standard mobile DTV tuners is proposed, it's loop bandwidth can be calibrated to optimize integrated phase noise performance without the problem of phase noise peaking. For this purpose, we proposed a new third-order scalable loop filter and a scalable charge pump circuit to minimize the variation in phase margin during calibration. The prototype phase-lock loop is fabricated in 180nm complementary metal-oxide semiconductor shows that it effectively prevents phase noise peaking from growing while the loop bandwidth increases by up to three times.

• 한국정보통신학회논문지
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• 제15권7호
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• pp.1552-1558
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• 2011

본 논문에서는 전압제어지연단(Voltage Controlled Delay Line : VCDL)을 이용하여 기존의 위상고정루프와 다른 형태의 위상 지연고정루프(Phase Delay Locked Loop)를 제안하였다. 이 구조를 이용하여 기존의 위상고정루프의 2차 또는 3차 루프필터(Loop Filter)를 단하나의 커패시터로 구현하여 칩의 크기를 크게 줄였다. 새로이 제안하는 듀얼루프 위상 자연고정루프에서는 전압제어지연단 경로의 커패시터와 전하펌프의 전류 크기를 조절함으로서 작은 이득 값을 가지는 전압제어지연단을 사용할 수 있다. 제안된 회로는 $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 Hspice로 시뮬레이션을 수행하고 회로의 동작을 검증하였다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.90-96
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• 2006

본 논문에서는 capacitance scaling 구조를 이용하여 짧은 locking 시간과 작은 fractional spur를 가지는 ${\Sigma}{\Delta}$ fractional-N PLL을 설계하였다. 루프필터의 실효 커패시턴스를 변화시키기 위하여 여러 개의 전하펌프를 이용해 서로 다른 경로로 커패시터에 전류를 공급하였다. 필터의 실효 커패시턴스는 동작상태에 따라 크기가 변하며 커패시터들은 하나의 PLL 칩에 집적화 할 수 있을 정도로 작은 크기를 가진다. 또한 PLL이 lock 되면 전하펌프 전류의 크기도 작아져 fractional spur의 크기도 작아진다. 제안된 구조는 HSPICE CMOS $0.35{\mu}m$ 공정으로 시뮬레이션 하였으며 $8{\mu}s$ 이하의 locking 시간을 가진다. PLL의 루프필터는 200pF, 17pF의 작은 커패시터와 $2.8k{\Omega}$의 저항으로 설계되었다.

• Journal of Multimedia Information System
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• 제5권2호
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• pp.139-142
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• 2018

This work presents a novel architecture of phase locked loop (PLL) with the current compensating scheme to improve phase noise characteristic. The proposed PLL has two charge pumps (CP), main-CP (MCP) and sub-CP (SCP). The smaller SCP current with same time duration but opposite direction of UP/DN MCP current is injected to the loop filter (LF). It suppresses the voltage fluctuation of LF. The PLL has a novel voltage controlled oscillator (VCO) consisting of a voltage controlled resistor (VCR) and the three-stage ring oscillator with latch type delay cells. The VCR linearly converts voltage into current, and the latch type delay cell has short active on-time of transistors. As a result, it improves phase noise characteristic. The proposed PLL has been fabricated with $0.35{\mu}m$ 3.3 V CMOS process. Measured phase noise at 1 MHz offset is -103 dBc/Hz resulting in 3 dBc/Hz phase noise improvement compared to the conventional PLL.

• 한국전자파학회논문지
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• 제28권12호
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• pp.941-947
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• 2017

본 논문에서는 $0.35{\mu}m$ CMOS 공정으로 FRS 대역 무전기용 반송파 신호를 쿼드러쳐(Quadrature) 형식으로 출력하는 Fractional-N 위상 고정루프(PLL) 주파수 합성기를 설계 및 제작하였다. 설계한 주파수 합성기의 주요 블록은 전압 제어 발진기(VCO), 전하 펌프(CP), 루프 필터(LF), 위상 주파수 검출기(PFD) 그리고 주파수 분주기이다. VCO는 우수한 위상잡음과 전력 특성을 얻을 수 있는 LC 공진 방식으로 설계했고, CP는 참조 주파수에 따라 펌핑 전류를 조절할 수 있도록 설계하였다. 주파수 분주기는 16분주의 전치 분주기와 3차 델타-시그마 모듈레이터($3^{rd}$ DSM) 방식의 Fractional-N 분주기로 설계하였다. LF는 외부의 3차 RC 루프 필터로 구성하였다. 측정결과, 주파수 합성기의 동작 주파수 영역은 최소 460 MHz에서 최대 510 MHz이고, 출력전력으로는 약 -3.86 dBm을 얻었다. 출력의 위상잡음은 100 Hz offset 주파수에서 -94.8 dBc/Hz이며 위상 루프 고착 시간은 약 $300{\mu}s$이다.

• 한국항행학회논문지
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• 제21권1호
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• pp.43-49
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• 2017

일반적인 위성 항법 장치 수신기는 루프 필터 기반의 스칼라 추적 루프를 통해 신호 추적이 이루어진다. 본 논문에서는 루프 필터를 LQG 제어기로, 스칼라 추적 루프를 벡터 추적 루프로 대체한 LQG 기반 벡터 추적 루프의 성능을 정확성과 강건성 측면에서 살펴보았다. 정확성을 판단하기 위해서, 일반적인 루프 필터 기반 스칼라 추적 루프 대비 LQG 기반 스칼라 추적 루프의 측정치 추정 오차가 60% 이상 향상됨을 확인하였다. 다음으로 LQG 기반 스칼라 추적 루프 대비 LQG 기반 벡터 추적 루프의 측정치 추정 오차의 성능 향상과 위성 개수 증가에 따른 위치/속도 추정 오차 성능 향상을 확인함으로써 정확성을 확인하였다. 마지막으로 4초 동안의 30 dB-Hz의 일시적 신호 감쇄 상황에서 루프 필터 기반의 스칼라 추적 루프는 신호 추적에 실패하는 반면, LQG 기반 벡터 추적 루프는 연속적으로 위치/속도, 측정치 추정이 가능함을 확인함으로써 강건성을 확인하였다.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.74-80
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• 2006

본 논문에서는 위상 잡음 특성을 향상시킬 수 있는 전류보상 기법을 이용한 새로운 인상고정루프를 제안하였다. 제안된 위상고정루프는 주 전하펌프(MCP; Main Charge Pump)와 보조 전하점프(SCP; Sub Charge Pump)로 명명된 두 개의 전하펌프를 사용한다. 보조 전하펌프는 주 전하펌프 보다 작은 양의 전류를 반대방향으로 루프절터에 공급하여 루프필터의 전압 흔들림을 억제하였다. 이러한 전류보상 기법은 위상고정루프의 위상 잡음을 감소시켰다. 제안된 위상고정루프는 $0.35{\mu}m$ 3.3V CMOS 공정을 이용하여 제작되었다. 1MHz 오프셋에서 측정된 위상 잡음은 -103dBc/Hz로 기존의 위상고정루프에 비해 최소 3dBc/Hz의 위상 잡음 향상을 가져왔다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1189-1192
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• 2003

본 논문에서는 노이즈를 고려한 PLL를 설계하였다. 30Mhz∼300Mhz으로 동작하는 VCO를 설계하였다. VCO를 평균 250Mhz으로 동작하도록 하고 reference 주파수, 62.5Mhz로 locking하는 PLL를 설계를 하였다. 300Mhz PLL의 기본적인 구조로 PLL은 PFD(Phase frequency detector), CP(Charge Pump), LF(Loop filter), VCO(Voltage controlled Oscillator)와 Divider로 구성되었다. PFD과 CP는 Dead Zone를 줄이고, 큰 gm를 가지도록 설계를 하였다. PLL에서 가장 중요한 블락인, VCO는 One Chip으로 설계하기 위해 Ring Oscillator로 설계를 하였다. 2.5V 62.5MHZ의 외부 신호를 300MHZ을 발진하는 VCO에서 분주하여 clock synthesizer를 설계하였다. 본 논문은 Hynix0.25공정을 사용하여 설계를 하였으며, 2.5V의 공급 전원을 사용하였다.

• 전자공학회논문지
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• 제51권5호
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• pp.99-105
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• 2014

위상 잡음과 위상고정 시간을 최소화하기 위해 최적화 된 대역폭을 변화 시키지 않고 기준 주파수 신호 스퍼를 줄일 수 있는 두 개의 대칭 루프를 가진 위상고정루프(PLL)를 설계 하였다. 기준 주파수 신호 스퍼를 감쇄시키는 원리는 PLL에 사용되는 전압제어발진기(VCO)의 입력전압을 안정화시키는 것이다. 이것을 위해 설계된 PLL은 종래 PLL과 다르게 2개의 출력을 갖는 위상주파수검출기(PFD), 2개의 루프필터, 2개의 입력전압을 갖는 VCO, 그리고 분주기로 구성되었다. $0.18{\mu}m$ CMOS 공정파라미터를 사용하여 동작원리를 시뮬레이션 한 결과 종래의 단일 루프 PLL과 비교할 때 스퍼 크기가 약 1/2로 감소된 것을 확인하였다. 또한 루프필터에 사용된 R과 C가 5% 오차를 갖고 있을 경우에도 스퍼 크기가 약 1/2로 감소된 것을 확인하였다. 사용된 공급전압은 1.8V이고 소비전력은 6.3mW이였다.