• 정보처리학회논문지C
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• 제10C권4호
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• pp.455-462
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• 2003

SRTS 지터와 포인터 조정 지터의 감소 방식에 대하여 연구하였다. 스타핑 지터를 감소시키기 위하여 여러 연구들에서 제시되었던 비트 리킹, 판별 경계치 변조 그리고 시그마-델타 변조 방식들을 실제 SRTS 및 포인터 조정 장치에 적용하여 발생되는 지터의 성질을 컴퓨터 시뮬레이션에 의한 방법으로 분석하였다. 위 방식들을 적용한 장치에서 발생되는 포인터 조정 지터는 기존의 지터보다 그 크기가 절반 이하로 감소되며, SRTS 지터는 시스템 파라미터에 따라서 기존의 지터보다 그 크기가 증가 또는 감소하는 것이 밝혀졌다.

• 전기전자학회논문지
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• 제3권1호
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• pp.126-132
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• 1999

The SDH (Synchronous Digital Hierarchy) has been rapidly acknowledged as a world wide transmission standard replacing the existing PDH infrastructure. A bit stuffing is used for synchronization between a PDH signal and a SDH node, and a pointer justification is used for synchronization between one SDH node and the other SDH node. During above processes - a bit stuffing and a pointer processing -, a stuffing jitter and a pointer Jitter are produced and the generated jitter can cause transmission error. In this study, a stuffing jitter and a pointer jitter are modeled and analyzed. A Sigma-Delta modulation is described and an advanced jitter reduction technique using a Sigma-Delta modulation technique in the Synchronizer, Pointer Processor and Desynchronizer is provided.

• ETRI Journal
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• 제28권3호
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• pp.275-281
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• 2006

A very simple and efficient scheme for jitter reduction is proposed for a carrier frequency recovery loop using phase differential frequency estimation, which estimates the current frequency offset based on the difference of the average phases of two successive intervals. Analytical and numerical results presented in this paper show that by simply overlapping the observation intervals by half for frequency offset estimations, both the steady-state and transient performances can be improved. The proposed scheme does not require any additional hardware circuitry, but results in improved performance even with reduced complexity.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 V
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• pp.2625-2628
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• 2003

Phase locked loops are widely used in many applications such as frequency synthesis, clock/data recovery and clock generation. In nearly all the PLL applications, low jitter and fast locking time is required. Without using adaptive loop filter, this paper proposes very simple method for improving locking time and jitter reduction simultaneously in charge pump PLL(CPPLL) using Daul Phase/Frequency Detector(Dual PFD). Based on the proposed scheme, the lock time is improved by 23.1％, and the jitter is reduced by 45.2％ compared with typical CPPLL.

• 우주기술과 응용
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• 제2권3호
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• pp.187-194
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• 2022

안테나의 고속 정밀 지향성 확보를 위해 동작되는 모터의 구동에 의한 외란의 크기는 극히 미소함에도 불구하고, 정밀 지향 성능이 요구되는 관측 위성의 영상 품질을 저해하는 주요 원인으로 작용하게 된다. 고해상도 관측위성의 지향 성능 향상을 통한 고해상도 영상정보 획득을 위해서는 지향성 안테나의 모터 구동시 발생하는 미소진동(Jitter)이 주요 임무 장비에 전달되지 않도록 적절한 진동절연 및 저감 설계가 요구된다. 본 논문에서는 실제 위성에 적용된 지향성 안테나 진동저감 장치에 대해 개발과정과 적용 전후의 미소 진동 저감 효과에 대해 살펴보고자 한다. 이 장치는 별다른 인터페이스 추가 장비 없이, 지향성 안테나 구동부 내에 있는 기어 하나만을 스프링 댐퍼 기어 형태로 교체함으로서, 발생되는 지터문제를 획기적으로 개선할 수 있는 방법으로 고안되었으며, 이 방식은 2015년에 발사된 서브미터급 고해상도 지구관측 위성에 처음으로 적용되어 발사되었으며, 현재까지 성공적으로 운용 중에 있다.

• 한국정보통신학회논문지
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• 제10권7호
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• pp.1196-1201
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• 2006

포인터 조정 시스템에서는 동기를 위하여 근본적으로 SDH 노드 클럭이 3바이트씩 조정되므로 발생되는 지터의 크기가크다. 포인터 조정 지터를 감소시키기 위하여, 비트 리킹 방식이 제시 되였으나, 이러한 비트 리킹 방식에서 발생되는 포인터 조정 지터는 그 크기가 충분히 작지 못하다. 본 연구에서는 비트 리킹 방식의 문제점을 분석하고 이 지터를 더욱 감소시킬 수 있는 비트 스타핑 방식을 연구한다.

• 한국정보통신학회논문지
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• 제7권8호
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• pp.1848-1853
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• 2003

스타핑 판별 경계치 변조 기법을 이용한 포인터 조정 지터의 감소 방식에 대하여 연구한다. 이러한 지터 감소 방식에 대하여 기술하며, 컴퓨터 시뮬레이션에 의한 방법으로 이때 발생되는 지터의 rms값을 분석한다. 분석 결과, 이 기법을 이용한 장치에서 발생되는 포인터 조정 지터는 기존 시스템에서 발생되는 지터보다 그 크기가 절반 이하로 감소되는 것으로 밝혀졌다.

• 전기전자학회논문지
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• 제13권4호
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• pp.103-109
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• 2009

본 논문에서는 마하-젠더 광 변조기와 EDFA(Erbium-Doped Fiber Amplifier)로 구성된 아날로그 광통신 링크에서 광 변조기에 인가되는 바이어스 전압의 조정을 통해 광통신 링크 출력의 랜덤 지터를 효과적으로 감소시키는 방법에 관하여 연구하였다. 광 변조기의 바이어스를 $0.5\;V_{\pi}$로부터 약 $0.089\;V_{\pi}$로 이동시켰을 때, 10 GHz RF 신호의 이득은 최대 10.65 dB가 증가하였고, 랜덤 지터는 EDFA의 입력 광 파워가 -0.11 dBm일 때 최대 46.5% 감소하였다.

• 한국광학회:학술대회논문집
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• 한국광학회 2000년도 제11회 정기총회 및 00년 동계학술발표회 논문집
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• pp.276.2-278
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• 2000

In a recent years, a number of approaches have been studied, including passive, active, and hybrid mode-locking of semi-conductor lasers for short pulse generation and research has been devoted to achieve low timing-jitter operation since the timing jitter is unfavorable for system applications. Among the methods of mode locking, passive mode locking does not need external rf drives, and therefore the operation and fabrication procedures are simplified. In spite of these attractive advantages of passive mode-locked laser, it has critical drawbacks such as large timing jitter and the difficulty in synchronization with external circuits. Their inherent large timing jitter value was shown to be suppressed to certain levels by means of hybrid mode-locking technique$^{(1)}$ , where the saturable absorber section was modulated by an external signal with the cavity round trip frequency. Furthermore, the subharmonic mode-locking (SHML) technique alleviates the restrictions of high speed driving electronics. It has been demonstrated experimentally$^{(1)}$ that the hybrid subharmonic mode-locking technique has lead to significant reduction of the timing jitter. (omitted)

• 한국정보통신학회논문지
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• 제8권6호
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• pp.1091-1095
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• 2004

비트 리킹 기법을 이용한 포인터 조정 지터의 감소 방식에 대하여 연구한다. 이러한 지터 감소 방식에 대하여 기술하며, 컴퓨터 시뮬레이션에 의한 방법으로 이때 발생되는 지터의 rms값을 분석한다. 분석 결과, 이 기법을 이용한 장치에서 발생되는 포인터 조정 지터는 기존 시스템에서 발생되는 지터보다 그 크기가 약 1/4 정도로 감소되는 것으로 밝혀졌다.