• 한국정보통신학회논문지
• /
• 제21권7호
• /
• pp.1261-1266
• /
• 2017

지연 시간 전압 분산 변환기 (DVVC) 및 평균 회로 (AC)가 있는 지터 억제 지연 고정 루프 (DLL) 기반 클록 발생기를 제안하였다. 제안한 클록 발생기는 지연고정루프에서 무작위로 발생하는 지터와 회로의 구조에 의해 발생하는 지터를 억제하도록 하였다. 지연 시간 전압 분산 변환기는 각 지연단의 지연 차이를 감지하고 출력 전압을 생성한다. 평균회로는 두개의 연속되는 지연 시간 전압 분산 변환기의 출력 전압을 평균화 한다. 지연 시간 전압 분산 변환기 및 평균 회로는 연속적인 지연단의 지연 시간을 평균화하고 모든 지연단의 지연 시간을 동일하게 만든다. 또한 루프필터 출력 전압의 변동을 줄이기 위해 부궤환 기능으로 효과적인 작동을 하는 스위치가 있는 커패시터가 도입되었다. One-poly six-metal $0.18{\mu}m$ CMOS 공정으로 제작 된 DLL 기반 클록 발생기의 측정 결과는 13.4 ps rms 지터특성을 보여준다.

• 전자공학회논문지
• /
• 제51권6호
• /
• pp.63-70
• /
• 2014

본 논문에서는 낮은 분주비의 분주기를 갖는 위상고정루프에 주파수 체배기를 이용하여 잡음 특성을 개선한 위상고정루프 클럭 발생기를 제안하였다. 전압제어발진기에서 각 지연단의 지연 정도를 지연변화-전압 변환기를 이용하여 전압의 형태로 출력한다. 평균값 검출기를 이용하여 지연변화-전압 변환기 출력 전압의 평균값을 만들어 지연단의 위상 흔들림을 제어하는 전압으로 인가하여 지터를 줄일 수 있다. 제안된 클럭 발생기는 1.8V $0.18{\mu}m$ CMOS 공정을 이용하여 시뮬레이션은 출력 신호의 peak-to-peak 지터값은 11.3 ps이었다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제6권4호
• /
• pp.264-269
• /
• 2006

A $0.12GHz{\sim}1.4GHz$ DLL-based clock generator with the capability of multiplied four phase clock generation was designed using a 0.18um CMOS process. An adaptive bandwidth DLL with a regulated supply delay line was used for a multiphase clock generation and a low jitter. An extra phase detector (PD) in a reference DLL solves the problem of the initial VCDL delay and achieves a fast lock time. Twice multiplied four phase clocks were generated at the outputs of four edge combiners, where the timing alignment was achieved using a coarse lock signal and the 10 multiphase clocks with T/8 time difference. Those four clocks were combined one more time using a static XOR circuit. Therefore the four times multiplication was achieved. With a 1.8V supply, the rms jitter of 2.1ps and the peak-to-peak jitter of 14.4ps were measured at 1.25GHz output. The operating range is $0.12GHz{\sim}1.4GHz$. It consumes 57mW and occupies 450*325um2 of die area.

• Journal of the Korean Data and Information Science Society
• /
• 제17권1호
• /
• pp.87-94
• /
• 2006

The purpose of this paper is to measure jitter between two server systems. Given 3 empirical models as user and port parallel server types under some conditions of 100 Mbps and optimal CPU temperature suggested by Lee and Kim(2005), our results are shown; jitter was usually measured above 3000 ms in most empirical cases, jumping points were observed around 250 processing traffics, and port parallel model was optimal in our cases.

• 정보처리학회논문지C
• /
• 제17C권3호
• /
• pp.299-306
• /
• 2010

IPTV 및 VoIP 서비스는 높은 이동성과 전송 속도를 보장하는 Mobile WiMAX 네트워크 상에서 제공할 수 있는 유용한 응용 서비스들이다. IPTV의 오디오 전송이나 VoIP의 통화 품질에 영향을 미치는 요소 중 전송 경로의 잦은 변경이나 경로간 전송 시간의 차이에 따라 발생하는 지터에 의한 패킷 손실은 지터 버퍼를 이용하여 완화할 수 있다. 본 논문에서는 Mobile WiMAX 네트워크 상에서 이동 단말의 전력 소모 절감을 위해 사용되는 PSC-II 모드를 사용할 때의 오디오 및 음성 서비스의 품질(Quality of Service)과 지터 버퍼 크기의 상관관계에 대해 연구, 분석한다. 이를 위해 절전 모드 사용으로 인해 추가로 발생하는 지연 시간을 포함한 서비스의 종단간 지연시간 모델과 종단간 지연시간을 기준으로 한 서비스 품질 기준을 제시하였다. 또한, 제시한 모델의 다양한 파라미터에 따른 시뮬레이션 분석 결과를 통해 절전 모드를 사용할 경우에는 지터 버퍼의 크기 증가에 따른 지연으로 인한 패킷 손실이 오히려 오디오 및 VoIP 서비스 품질 측면에서 좋지 않은 영향을 미칠 수 있음을 보였다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제10권3호
• /
• pp.232-239
• /
• 2010

By using the clock timing control at transmitter (TX), the crosstalk-induced jitter (CIJ) is compensated for in the 2-bit parallel data transmission through the coupled microstrip lines on printed circuit board (PCB). Compared to the authors' prior work, the delay block circuit is simplified by combining a delay block with a minimal number of stages and a 3-to-1 multiplexer. The delay block generates three clock signals with different delays corresponding to the channel delay of three different signal modes. The 3-to-1 multiplexer selects one of the three clock signals for TX timing depending on the signal mode. The TX is implemented by using a $0.18\;{\mu}m$ CMOS process. The measurement shows that the TX reduces the RX jitters by about 38 ps at the data rates from 2.6 Gbps to 3.8 Gbps. Compared to the authors' prior work, the amount of RX Jitter reduction increases from 28 ps to 38 ps by using the improved implementation.

• 한국컴퓨터산업학회논문지
• /
• 제3권5호
• /
• pp.631-640
• /
• 2002

현재 사용하고 있는 인터넷폰은 패킷교환방식으로써 패킷들은 다양한 경로로 전송되며 충분한 대역폭을 보장받을 수 없다. 사용회선상의 트래픽이 증가함에 따라 패킷전송이 지연되어 음질의 손실과 속도의 저하에 많은 영향을 끼친다. 이러한 문제점들의 해결방안으로 본 논문에서는 인터넷폰의 음질향상을 위하여 두 가지 방법을 제시한다. 첫 번째 방법으로는 음성데이터의 지연 및 손실로 인하여 저하된 음질을 향상시키는 방법으로 가변 패킷에 따른 데이터 알고리즘을 이용하여 트래픽에 따라 패킷크기를 적절히 분배하여 지연 및 손실을 최소화시키며, 두 번째 방법으로 지터 때문에 발생하는 문제를 재생버퍼를 사용하여 적절한 초기지연시간을 주어 해결하고, 이러한 지터보상방법을 사용하였을 시 음성 재생지 단절현상이 감소되어 음질이 향상된다.

• 전자공학회논문지
• /
• 제50권12호
• /
• pp.33-39
• /
• 2013

지연고정루프는 위상고정루프에 비해 작은 지터 값을 가지고 있음에도 불구하고 지연고정루프를 사용해서 지터를 줄이려는 연구는 꾸준히 이루어지고 있다. 이러한 연구의 결과로 기본 구조를 변형하거나 또는 다양한 구조들을 첨가하여 지터 특성을 개선하였다. 이 논문에서는 지연고정루프에서 다양한 루프필터 구조를 적용하면 지터 특성이 향상될 수 있음을 보여준다. 다양한 루프필터가 적용된 지연고정루프는 1.8V $0.18{\mu}m$ CMOS 공정을 이용하여 설계 하였다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제17권3호
• /
• pp.411-424
• /
• 2017

An all-digital delay-locked loop (DLL) for a mobile memory interface, which runs at 0.11-2.5 GHz with a phase-shift capability of $180^{\circ}$, has two internal DLLs: a global DLL which uses a time-to-digital converter to assist fast locking, and shuts down after locking to save power; and a local DLL which uses a phase detector with an adaptive phase sampling window (WPD) to reduce jitter accumulation. The WPD in the local DLL adjusts the width of its sampling window adaptively to control the loop bandwidth, thus reducing jitter induced by UP/DN dithering, input clock jitter, and supply/ground noise. Implemented in a 65 nm CMOS process, the DLL operates over 0.11-2.5 GHz. It locks within 6 clock cycles at 0.11 GHz, and within 17 clock cycles at 2.5 GHz. At 2.5 GHz, the integrated jitter is $954fs_{rms}$, and the long-term jitter is $2.33ps_{rms}/23.10ps_{pp}$. The ratio of the RMS jitter at the output to that at the input is about 1.17 at 2.5 GHz, when the sampling window of the WPD is being adjusted adaptively. The DLL consumes 1.77 mW/GHz and occupies $0.075mm^2$.

• 한국정보통신학회논문지
• /
• 제17권1호
• /
• pp.137-144
• /
• 2013

125 MHz 동작 주파수에서 32개의 다중 위상의 클럭을 출력하는 지연 고정 루프(DLL: delay-locked loop)를 제안한다. 제안된 다중 위상 지연 고정루프는 delay line의 differential non-linearity (DNL)를 개선하기 위해 $4{\times}8$ matrix 구조의 delay line을 사용한다. 또한, $4{\times}8$ matrix delay line 입력 단의 네 지점에 공급되는 클럭의 위상을 보정함으로써 제안하는 지연 고정 루프의 integral non-linearity (INL)을 개선한다. 제안된 지연 고정 루프는 1.2 V의 공급전압을 이용하는 $0.11-{\mu}m$ CMOS 공정에서 제작하였다. 제작된 지연 고정 루프는 40 MHz에서 280 MHz의 동작 주파수 범위를 가지며, 125 MHz 동작 주파수에서 측정된 DNL과 INL은 각각 +0.14/-0.496 LSB, +0.46/-0.404 LSB이다. 입력 클럭의 peak-to-peak jitter가 12.9 ps일 때 출력 클럭의 측정된 peak-to-peak jitter는 30 ps이다. 제작된 고정 지연 루프의 면적과 전력 소모는 각각 $480{\times}550{\mu}m^2$과 9.6 mW이다.