• 한국통신학회논문지
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• 제26권12C호
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• pp.199-207
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• 2001

이 논문에서는 수신측에 도달하는 VoIP 패킷들을 쉐이핑하고 또 버퍼링하기 위하여 CAM형의 제어기를 사용하는 기술로 적응식 쉐이핑 제어기를 제안한다. 패킷간 도탁 시간 간격의 변이를 없애기 위하여, 지연 균등화 방법에 입각한 전통적인 jitter buffer는 요구되는 버퍼크기가 너무 커지고 이에 기인한 지나친 지연으로 오디오 질이 나빠지는 원인이다. 그러나, 이 논문에서 제안한 방법을 사용하면, 도착시간 간격 변이를 없애기 위한 쉐이핑에 의해 야기된 지연은 동적으로 Ip 네크웍에서 존재하는jitter 수준의 정도에 따라 증가 또는 감소한다. 이것은 네트웍의 지연시간 변이 상황에 적응하여 동작하게 되는데, 네트웍에 지연시간 변이현상이 심하지 않으면 쉐이핑 제어기에서의 지연시간이 작아진다는 것을 의미한다. 또 CAM형으로 동작하기 때문에 쉐이핑 과정이 빨리 이루어지고 이는 수신측에서의 VoIP 패킷 처리 시간을 최대한 단축시켜 준다. 마지막으로 쉐이핑 제어기에서의 평균 TALKratio와 jitter buffer 엔트리 수에 대한 패킷 손실과 지연 성능이 관계를 분석한다. 놀랍게도, 제안한 쉐이핑 제어기를 사용할 때의 평균 지연이 약 10msec라는 것을 확인하였다. 이 성능은 수신측에서 60msec 강제지연을 강요하는 지연시간 균등화 방법보다 훨씬 더 좋은 성능을 보여주는 것이다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 1996년도 학술대회
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• pp.153-158
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• 1996

Delay and jitter are critical factors in the real-time video services over ATM network. Mostly, delay and jitter problem are generated in input buffer when video are multiplexed. In this paper, we analyze delay and jitter of input buffer, and consider efficient control and flexible bandwidth allocation of video traffic. Also, we analyze decision of buffer size related maximum allowable delay.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제6권4호
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• pp.1006-1025
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• 2012

Improving the quality of service in IP networks is a major challenge for real-time voice communications. In particular, packet arrival-delay variation, so-called "jitter," is one of the main factors that degrade the quality of voice in mobile devices with the voice-over Internet protocol (VoIP). To resolve this issue, a receiver-based enhanced timing recovery algorithm combined with active jitter estimation is proposed. The proposed algorithm copes with the effect of transmission jitter by expanding or compressing each packet according to the predicted network delay and variations. Additionally, the active network jitter estimation incorporates rapid detection of delay spikes and reacts to changes in network conditions. Extensive simulations have shown that the proposed algorithm delivers high voice quality by pursuing an optimal trade-off between average buffering delay and packet loss rate.

• Journal of the Optical Society of Korea
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• 제13권3호
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• pp.373-378
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• 2009

An Ethernet passive optical network (EPON) is a low-cost, high-speed solution to the bottleneck problem of a broadband access network. This paper analyzes the delay and the jitter performance of dynamic bandwidth allocation (DBA) schemes for differentiated services in EPONs. Especially, the average packet delay and the delay jitter of the expedited forwarding (EF) traffic class are compared, with consideration as to whether a cyclic or an interleaved polling scheme is superior. This performance evaluation reveals that the cyclic polling based DBA scheme provides constant and predictable average packet delay and improved jitter performance for the EF traffic class without the influence of load variations.

• 전자공학회논문지 IE
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• 제48권3호
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• pp.1-9
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• 2011

본 연구는 submicrometer CMOS 인버터의 신호 전달 지연에 대한 모사로서 출력 전류 파형을 삼각형 모양으로 근사하고 두 개의 실험적 변수를 사용하여 구현 하였다. 본 모사의 결과는 HSPICE 결과와 매우 부합된 결과를 보인다. 모델의 시뮬레이션 결과 인버터 지연 값과 jitter의 최대 오류치는 각각 0.6%와 2.8% 이하의 결과를 보인다. 앞선 연구자들의 결과와 비교해 볼 때 본 연구의 모사는 작은 동작 전압에서 더 나은 결과를 보이는 특성을 가지고 있다. 이러한 모사의 결과를 실험적으로 증명하기 위해 인버터 체인을 제작 하였고 인버터 지연과 jitter 특성을 평가하였다. 제작된 시료의 결과는 새로운 모델과 매우 근사한 값을 보인다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권4호
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• pp.457-462
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• 2014

This letter proposes a low-jitter DLL-based clock generator with two negative feedback loops. The main negative feedback loops suppress the jitter of DLL. The additional negative feedback loops suppress the delay-time variance of each delay stages. Both two negative feedback loops in a DLL results in suppressing the jitter of clock signal further. Measurement results of the DLL-based clock generator with two negative feedback loops fabricated in a one-poly six-metal $0.18{\mu}m$ CMOS process show 5.127-ps rms jitter and 47.6-ps peak-to-peak jitter at 1 GHz.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.394-397
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• 2003

최근의 system 내에서 동작속도가 급속히 증가함에 따라 단일 chip 내에서도 각부분의 clock 동기의 필요성이 요구되고 있다. 이러한 요구를 만족시키기 위해 PLL (Phase Locked Loop) 흑은 DLL (Delay Locked Loop)과 같은 clock를 동기 시켜 주는 회로가 사용되고 있다. PLL 내에서 주파수를 발생시키는 VCO (Voltage Controled Oscillator)는 jitter의 축적과 higher order system으로 인한 unstable한 특성과 설계하기 어렵다는 단점이 있다. 반면에 DLL에서 사용되는 VCDL (Voltage Controled Delay Line)은 first order system으로 동작이 stable하고 설계하기 쉬우며, no jitter의 장점을 가지고 있다. 본 연구에서는 기존의 VCDL의 단점을 개선하여 보다 안정적인 동작을 하는 VCDL을 제안하고자 한다.

• 전기전자학회논문지
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• 제25권2호
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• pp.234-242
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• 2021

위상배열 레이다를 위한 마이크로웨이브 포토닉 (MWP) 시스템을 구현할 경우, 송수신되는 빔의 정확도를 위해서 잡음 및 시간 지연 오차는 최소화 되어야 한다. MWP 시스템에서의 시간 지연 오차는 신호의 잡음에 의해 발생하고 timing jitter에 기인한다. 본 논문에서는 위상배열 레이다를 위한 MWP 시스템에서의 잡음 및 timing jitter에 대하여 분석하였고 광 증폭기의 이득변화에 따른 잡음 및 timing jitter 변화를 실험을 통해 검증하였다. 광 증폭기에 의한 신호의 증폭율과 잡음의 증폭율이 동일할 때까지 신호를 증폭하면 timing jitter는 감소하고 신호의 SNR은 증가하는 것을 확인하였다.

• 한국통신학회논문지
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• 제28권10B호
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• pp.916-926
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• 2003

본 논문에서는 VoIP의 보안을 위하여 적용된 암호화와 보안 적용 방식이 실시간 통신에 미치는 영향을 알아보기 위해 암호화에 주로 사용되는 DES, 3DES, SEED, AES 등의 암호 알고리즘을 VoIP에 적용한 후 지터나 RTT, 패킷 손실률 등의 여러 가지 QoS 요소를 측정하여 보았다. 또한 각 알고리즘별 암$.$복호화 전과 후의 패킷처리 시간 간격을 측정하여 암호화로 인한 시간 간격의 변화를 알아보았고, 음성으로 재생되기 직전의 처리 시간 간격을 측정하여 각 패킷이 어느 정도 주기적으로 공급되는지 여부와 실제 음질을 비교하여 보았다. 또한 대표적인 실시간 멀티미디어 보안 프로토콜인 H.235와 SRTP에서의 RTP 보안 적용 방식을 비교하여 키 교환 및 보안성과 공격 방어 측면 그리고 RTP 보안 적용의 효율성 등을 분석하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.95-98
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• 2012

본 논문은 40 MHz에서 280 MHz 동작 주파수에서 32-phase clock을 출력하는 multiphase delay-locked loop (DLL)을 제안한다. 제안된 multiphase DLL은 고해상도의 1-bit delay를 위하여 matrix구조의 delay line을 사용한다. Delay line의 선형성을 향상시키기 위하여 matrix 입력단의 비선형성을 보정할 수 있는 기법이 사용된다. 설계된 multiphase DLL은 1.2 V supply를 이용하는 0.11-${\mu}m$ CMOS 공정에서 제작되었다. 125 MHz 동작 주파수에서 multiphase DLL의 DNL은 +0.51/-0.12 LSB 이하로 측정되었으며, input clock의 jitter가 peak-to-peak jitter가 12.9ps일 때 출력clock의 peak-to-peak jitter는 30 ps이다. 면적과 전력 소모는 각각 $480{\times}550{\mu}m^2$과 1.2 V 공급전압에서 9.6 mW이다.