• 한국자동차공학회논문집
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• 제10권3호
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• pp.185-191
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• 2002

A window-based multibody dynamics program CADyna(Computer Aided Dynamics) is developed and applied for kinematic and dynamic analysis ova steering system. The program is composed oft pre-processor, a main processor, and a post-processor. The pre-processor is developed with Visual C7+ and the post-processor is developed with OpenGL and TeeChart. The main processor generates the equations of motion employing velocity transformation technique. The developed program is customized for the design of an intermediate shaft in a steering system.

• 제어로봇시스템학회논문지
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• 제3권5호
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• pp.542-554
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• 1997

In this paper, we present a resource conscious approach to designing distributed real-time systems as an extension of our original approach [8][9] which was limited to single processor systems. Starting from a given task graph and a set of end-to-end constraints, we automatically generate task attributes (e.g., periods and deadlines) such that (i) the task set is schedulable, and (ii) the end-to-end timing constraints are satisfied. The method works by first transforming the end-to-end timing constraints into a set of intermediate constraints on task attributes, and then solving the intermediate constraints. The complexity of constraint solving is tackled by reducing the problem into relatively tractable parts, and then solving each sub-problem using heuristics to enhance schedulability. In this paper, we build on our single processor solution and show how it can be extended for distributed systems. The extension to distributed systems reveals many interesting sub-problems, solutions to which are presented in this paper. The main challenges arise from end-to-end propagation delay constraints, and therefore this paper focuses on our solutions for such constraints. We begin with extending our communication scheme to provide tight delay bounds across a network, while hiding the low-level details of network communication. We also develop an algorithm to decompose end-to-end bounds into local bounds on each processor of making extensive use of relative load on each processor. This results in significant decoupling of constraints on each processor, without losing its capability to find a schedulable solution. Finally, we show, how each of these parts fit into our overall methodology, using our previous results for single processor systems.

• 한국컴퓨터정보학회논문지
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• 제7권4호
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• pp.115-120
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• 2002

본 논문은 Field Programmable Gate Array (FPGA)와 디지털 신호처리 소자를 이용한 IS-95 CDMA신호 처리기 FPGA와 고속의 ADC/DAC를 이용한 기저대역과 중간주파수(IF)의 디지털 변환기 그리고 주파수 상·하향 변환기를 구현하였다. IS-95 CDMA 채널 처리기는 짧은 PN 코드 발생기와 왈쉬 코드 발생기로 파일롯 채널의 신호를 발생시킨다. 디지털 IF는 FPGA, 디지털 송·수신 신호처리 소자와 고속의 ADC/DAC로 구성하였다. 주파수 상·하향 변환기는 필터, 믹서, 디지털 감쇠기와 PLL로 구성되어 중간주파수(IF)와 RF 주파수를 변환하였다. 이 구현된 시스템은 IS-95 CDMA 기지국 장비 등에 장착할 수 있다.

• 한국인터넷방송통신학회논문지
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• 제17권6호
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• pp.161-167
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• 2017

최근 소형 레이더는 다양한 운용환경에서 대응하기 위하여 소형화와 저전력화를 추진한다. 또한 한번의 타격으로 표적의 시스템을 무능화시키기 위해 높은 거리해상도를 갖는 소형 밀리미터파 레이더 개발을 요구한다. 본 논문에서는 소형 밀리미터파 레이더에서 사용할 수 있는 신호처리기를 설계하고 구현하였다. 소형 밀리미터파 레이더를 위한 신호처리기는 소형화와 저전력화를 위해 디지털 IF(Intermediate Frequency) 수신기와 실시간 FFT 연산이 가능한 DFT(Discrete Fourier Transform) 모듈을 설계하였다. 또한 소형 밀리미터파 레이더의 수신 경로에서 발생할 수 있는 신호의 왜곡을 보정하기 위한 수단으로 FPGA(Field Programmable Gate Array)와 DAC(Digital Analog Converter)를 활용하여 시스템에서 사용하는 RF(Radio Frequency) 신호를 생성할 수 있도록 하였다. 마지막으로 성능시험을 통해 구현한 신호처리기를 검증하였다.

• 한국멀티미디어학회논문지
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• 제9권9호
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• pp.1247-1256
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• 2006

가상 기계란 하드웨어로 이루어진 물리적 시스템과는 달리 소프트웨어로 제작되어 논리적인 시스템 구성을 갖는 개념적인 컴퓨터이다. 그러나 가상 기계는 실제 프로세서로 처리하는 것보다 실행 속도가 매우 느리기 때문에 실행되는 코드의 최적화가 매우 중요하다. 본 논문은 가상 기계 코드 최적화기의 실험대상으로 EVM(Embedded Virtual Machine)의 중간 코드인 SIL(Standard Intermediate Language)을 이용하였다. 현존하는 최적화 방법론에 관한 연구를 통하여 가상 기계 코드 특성을 고려한 최적화 방법론을 제시하고, 최적화된 코드를 생성하기 위한 코드 최적화기를 설계하고 구현하였다. 가상 기계 코드 최적화기는 주어진 패턴을 찾아서 패턴에 해당하는 부분을 최적화 코드로 바꾸어, 전체 코드의 크기를 줄이고 실행 속도의 개선효과를 가진다. 또한, 구현된 최적화기의 실험 결과를 도출하였다.

• 한국멀티미디어학회논문지
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• 제5권3호
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• pp.342-350
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• 2002

자바 프로그래밍 언어는 웹 브라우저에서 실행되는 작은 크기의 응용 프로그램 수행에서는 실행 속도 문제가 중요한 요소가 아니지만 대형 프로그램의 수행에서는 실행 속도가 현저히 저하되는 단점을 지니고 있다. 이러한 문제점을 해결하기 위해 전통적인 컴파일 방법을 사용하여 바이트코드를 특정 프로세서에서 수행될 수 있는 목적기계 코드로 변환하는 다양한 연구가 진행중이다. 본 연구에서도 자바 응용 프로그램의 실행 속도의 개선을 위해 바이트코드로부터 직접 i386코드를 생성하는 네이티브 코드 생성 시스템을 위한 중간 코드 변환기를 설계하고 구현한다. 중간 코드 변환기는 자바 언어 의 중간 코드인 *.class 파일을 입력으로 받아 레지스터 기반의 중간 코드로 변환한다.

• 전자공학회논문지CI
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• 제40권2호
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• pp.17-25
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• 2003

본 논문에서는 상태 변수 표현 방법에 따른 알고리즘 분할을 통해 2차원 웨이브렛 변환 연산을 실시간으로 처리할 수 있는 프로세서 구조를 제안하였다. 제안된 프로세서 구조는 영상입력에 대하여 행, 열 방향을 동시에 고려하여 데이터 플로우 방식으로 처리함으로써 중간적인 결과의 메모리 저장 및 읽기에 소요되는 전달 지연 시간을 감소할 수 있어 실시간 처리에 적합한 VLSI 구조이다. 필터의 길이를 K라할 때 프로세서는 내부에 4개의 곱셈기, 4개의 덧셈기 및 NK-N 크기의 메모리를 가지는 등의 하드웨어 복잡도가 낮아 웹 카메라 서버와 같은 내장형의 응용에 매우 적합한 구조이고, 쉽게 어레이 구조로 확장할 수 있어 고성능을 요구하는 다양한 영상 처리 응용에도 사용 가능하다.

• 한국정보통신학회논문지
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• 제20권2호
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• pp.351-358
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• 2016

경량 블록 암호 알고리즘 CLEFIA의 효율적인 하드웨어 설계에 대하여 기술한다. 설계된 CLEFIA 보안 프로세서는 128/192/256-비트의 세 가지 마스터키 길이를 지원하며, 변형된 GFN(Generalized Feistel Network) 구조를 기반으로 8-비트 데이터 패스로 구현되었다. 라운드키 생성을 위한 중간키 계산용 GFN과 암호 복호 라운드 변환용 GFN을 단일 데이터 프로세싱 블록으로 구현하여 하드웨어 복잡도를 최소화하였다. 본 논문의 GFN 블록은 라운드 변환과 128-비트의 중간 라운드키 계산을 위한 4-브랜치 GFN과 256-비트의 중간 라운드키 계산을 위한 8-브랜치 GFN으로 재구성되어 동작하도록 설계되었다. Verilog HDL로 설계된 CLEFIA 보안 프로세서를 FPGA로 구현하여 정상 동작함을 확인하였다. Vertex5 XC5VSX50T FPGA에서 최대 112 MHz 클록으로 동작 가능하며, 마스터키 길이에 따라 81.5 ~ 60 Mbps의 성능을 갖는 것으로 평가되었다.

• 정보처리학회논문지A
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• 제14A권3호
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• pp.167-172
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• 2007

가상기계(Virtual Machine)는 소프트웨어로 제작되어 논리적인 시스템 구성을 갖는 컴퓨터이기 때문에 그 수행 속도와 필요 저장 공간 측면에서 성능이 떨어질 수밖에 없다. 이러한 환경에서의 가상기계 코드 최적화는 실행 성능을 향상시킬 수 있기에 중요하다. 특별히 임베디드 장치(Embedded Device)에서 작동하는 가상기계 환경에서의 최적화는 기존의 최적화에 비해 수행 비용 대비 효과에서 높은 효율을 요구한다. 이에 따라 프로파일링을 통하여 성능에 크게 영향을 주는 함수 또는 기본 블록(Basic Block)을 찾아 최적화하는 것이 효과적이다. 본 논문에서는 프로파일링을 이용한 가상기계 코드 최적화기를 설계하고 구현하였다. 먼저, 가상기계 코드 최적화를 위해 코드를 실행하여 얻을 수 있는 동적 정보인 프로파일링 데이터(Profiling Data)를 정의하였고, 프로파일링 정보를 이용한 가상기계 코드 최적기를 구현하였다. 또한, 구현과 실험에 있어서 가상기계 코드는 EVM(Embedded Virtual Machine)의 중간 언어인 SIL(Standard Intermediate Language)를 사용하였고, 구현된 최적화기에 대한 실험을 통해 최적화기의 효과를 확인하였다.

• 전자통신동향분석
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• 제36권2호
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• pp.32-42
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• 2021

The rapid growth of deep-learning applications has invoked the R&D of artificial intelligence (AI) processors. A dedicated software framework such as a compiler and runtime APIs is required to achieve maximum processor performance. There are various compilers and frameworks for AI training and inference. In this study, we present the features and characteristics of AI compilers, training frameworks, and inference engines. In addition, we focus on the internals of compiler frameworks, which are based on either basic linear algebra subprograms or intermediate representation. For an in-depth insight, we present the compiler infrastructure, internal components, and operation flow of ETRI's "AI-Ware." The software framework's significant role is evidenced from the optimized neural processing unit code produced by the compiler after various optimization passes, such as scheduling, architecture-considering optimization, schedule selection, and power optimization. We conclude the study with thoughts about the future of state-of-the-art AI compilers.