• 대한전자공학회논문지SP
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• 제42권3호
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• pp.65-72
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• 2005

본 논문은 재료비의 절감을 위하여 저성능의 프로세서를 사용할 수 있도록 영상출력에 할당되는 프로세서 코어성능을 최대한 줄이고자 하는 것을 목적으로 한다. 본 논문은 저성능의 프로세서가 탑재된 전자앨범 기능의 모듈에 고해상도 영상출력 기능을 지원하기 위한 영상출력 시스템을 구현한다. 본 시스템은 영상데이터 처리부로부터의 15프레임의 HD 영상입력을 TV 시스템에서 사용 가능한 60프레임의 HD영상으로 출력하는 기능을 수행한다. 이 결과, 제안된 시스템은 프로세서 성능을 저프레임 영상출력에 해당하는 정도로 줄여줄 수 있으므로 이는 시스템의 비용 절감 및 다양한 부가기능 추가로 연결 되어진다. 결론적으로, 영상출력 시스템을 이용한 전자앨범 기능의 모듈 시스템을 개발하여 본 방식의 유효성을 확인한다.

• 한국정보통신학회논문지
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• 제10권5호
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• pp.865-870
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• 2006

셀룰러 신경회로망(Cellular Neural Networks: CNN)은 그 구조가 간단함에도 불구하고 강력한 연산능력을 가지고 있어 영상처리에 이용되어 왔다. 그러나 실제의 대규모 영상에 포함된 화소의 양과 같은 막대한 셀들을 필요로 하는 CNN하드웨어를 구현하는 것은 불가능하다. 본 논문에서는 시 다중화 처리 기법으로 대규모 실영상을 처리할 수 있는 $5\times5$ CNN 하드웨어와 전 후 처리기를 구현하였다. 구현된 $5\times5$ CNN 하드웨어와 전 후 처리기의 성능을 평가하기 위해 $ 레나영상에 대해 윤곽선 검출을 수행하였으며, 약 4,000번의 시다중화 블록처리와 각 블록 마다 10번의 제어 펄스에 의한 파이프라인 동작에 의해 영상처리가 수행되었다. 따라서 본 논문에서 구현된 $5\times5$ CNN 하드웨어와 전 후 처리기를 실영상 처리에 이용할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(1)
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• pp.359-362
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• 2002

In this paper, we propose a structure of 800bps high speed router and a gigabit Ethernet line interface board. Having Programmability, network processor is applied to gjgabit Ethernet line interface board. Also, we propose a new method to upgrade image files that consist of operating system and drivers. It is possible to upgrade image files for several boards at once and to reduce the elapsed time for image upgrade using tile proposed method.

• 한국정보통신학회논문지
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• 제15권5호
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• pp.1147-1154
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• 2011

Image Signal Processor(ISP)의 한 블록인 Auto Exposure(AE)는 입력 영상의 밝기가 전체적으로 어둡거나 밝으면 적정 밝기로 조절하여 적당한 평균 밝기를 유지하는 기능을 한다. 하지만 AE는 영상의 전체 평균 밝기만 조절하기 때문에 영상의 명암대비 향상까지 기대하기는 어렵다. 특히 물체 인식이 필요한 분야에서는 ISP의 AE 만으론 명암대비가 낮은 영상에서는 물체 인식이 어려워져 명암대비 향상 기술이 필요하다. 이러한 문제를 해결하기 위해 본 논문에서는 ISP의 AE를 대체할 방법으로 Histogram Equalization(HE)를 제안한다. 또한 기존의 HE 문제점을 간단한 연산만으로 보완하고 하드웨어 구현에도 적합한 방법을 제안한다.

• 전자공학회논문지B
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• 제31B권4호
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• pp.30-39
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• 1994

A 1-chip high quality binarizing VLSI image processor (which has 8 bit ADC. 6 bit flash ADC, 15K standard cell, and 1K word ROM) based on 10 MIPS 16 bit DSP is implemented for FAX. This image processor(IP) performs image pre-processing. image quality improvement in copying and sending mode, and mixed image processing based on the fuzzy theory. And smoothing in sub-scan direction is applied for normal receiving mode data so the received data is enhanced like fine mode data. Each algorithm is processed with the same type of image processing window and 2-D image processing is implemented with a 1-D line buffer. The fabricated chip is applied to a FAX machine and image quality improvement is verified.

• 대한임베디드공학회논문지
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• 제10권6호
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• pp.363-372
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• 2015

Recent some SoC FPGA Releases that integrate ARM processor and FPGA fabric show better performance compared to the ASIC SoC used in typical embedded image processing system. In this study, using the above advantages, we implement a SoC FPGA-based Real-Time Object Recognition and Tracking System. In our system, the video input and output, image preprocessing process, and background subtraction processing were implemented in FPGA logics. And the object recognition and tracking processes were implemented in ARM processor-based programs. Our system provides the processing performance of 5.3 fps for the SVGA video input. This is about 79 times faster processing power than software approach based on the Nios II Soft-core processor, and about 4 times faster than approach based the HPS processor. Consequently, if the object recognition and tracking system takes a design structure combined with the FPGA logic and HPS processor-based processes of recent SoC FPGA Releases, then the real-time processing is possible because the processing speed is improved than the system that be handled only by the software approach.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1990년도 한국자동제어학술회의논문집(국제학술편); KOEX, Seoul; 26-27 Oct. 1990
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• pp.923-928
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• 1990

This paper describes the design and implementation of a real-time, high-precision vision system and its application to SMT(surface mounting technology) automation. The vision system employs a 32 bit MC68030 as a main processor, and consists of image acquisition unit. DSP56001 DSP based vision processor, and several algorithmically dedicated hardware modules. The image acquisition unit provides 512*480*8 bit image for high-precision vision tasks. The DSP vision processor and hardware modules, such as histogram extractor and feature extractor, are designed for a real-time excution of vision algorithms. Especially, the implementation of multi-processing architecture based on DSP vision processors allows us to employ more sophisticated and flexible vision algorithms for real-time operation. The developed vision system is combined with an Adept Robot system to form a complete SMD system. It has been found that the vision guided SMD assembly system is able to provide a satisfactory performance for SND automation.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅳ
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• pp.2315-2318
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• 2003

The Wavelet Transform has been applied in mathematics and computer sciences. Numerous studies have proven its advantages in image processing and data compression, and have made it a basic encoding technique in data compression standards like JPEG2000 and MPEG-4. Software implementations of the Discrete Wavelet Transform (DWT) appears to be the performance bottleneck in real-time systems in terms of performance. And hardware implementations are not flexible. Therefore, FPGA implementations of the DWT has been a topic of recent research. The goal of this thesis is to investigate of FPGA implementations of the DWT Processor for image compression applications. The DWT processor design is based on the Lifting Based Wavelet Transform Scheme, which is a fast implementation of the DWT The design uses various techniques. The DWT Processor was simulated and implemented in a FLEX FPGA platform of Altera

• International Journal of Contents
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• 제8권1호
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• pp.16-22
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• 2012

In this paper we propose a method for verifying video in a video telephony system implemented in DM6446 DaVinci Processor. Each frame is categorized either error free frame or error frame depending on the predefined criteria. Human face is chosen as a basic means for authenticating the video frame. Skin color based algorithm is implemented for detecting the face in the video frame. The video frame is classified as error free frame if there is single face object with clear view of facial features (eyes, nose, mouth etc.) and the background of the image frame is not different then the predefined background, otherwise it will be classified as error frame. We also implemented the image histogram based NCC (Normalized Cross Correlation) comparison for video verification to speed up the system. The experimental result shows that the system is able to classify frames with 90.83% of accuracy.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2004년도 춘계종합학술대회
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• pp.149-153
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• 2004

본 논문은 처리속도와 호환성을 고려하여 DSP프로세서를 이용한 영상의 임펄스 노이즈 제거 필터 설계에 관한 연구이다. 시스템의 하드웨어 구현은 32비트 DSP 독립타겟보드 및 CCD 카메라에서 NTSC 영상의 입력을 획득하는 비전보드로 구성되며 시스템 제어를 위한 호스트 컴퓨터로 구성된다. 디노이징 기법은 적응 미디언 필터를 적용하였다. 실험결과 90%와 PSNR 22㏈정도의 제거 효과가 있다.