• 한국음향학회지
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• 제18권3호
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• pp.43-48
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• 1999

IDDQ 테스트는 CMOS 소자로 구성된 회로에서 기능 테스트로는 검출할 수 없는 결함을 찾아내어 회로의 신뢰성을 높여주는 전류테스트 방식이다. 본 논문에서는 IDDQ 테스트를 테스트 대상 칩 내에서 수행할 수 있는 내장전류감지(Built-In Current Sensor : BICS)회로를 설계하였다. 이 회로는 메모리의 IDDQ 테스트를 수행할 수 있도록 설계되었으며, 적은 트랜지스터를 사용하여 빠른 시간 내에 테스트를 수행할 수 있도록 구현하였다.

• 전자공학회논문지B
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• 제31B권9호
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• pp.1-9
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• 1994

This paper analyzes the faults and their mechanism of CMOS ICs using IDDQ testing technique and evalutes the reliability of the chips that fail this test. It is implemented by the three testing phases, initial test, burn-in and life test. Each testing phase includes the parametric test, functional test, IDDQ test and propagation delay test. It is shown that the short faults such as gate-oxide short, bridging can be only detected by IDDQ testing technique and the number of test patterns for this test technique is very few. After first burn-in, the IDDQ of some test chips is decreased, which is increased in conventional studies and in subsequent burn-in, the IDDQ of all test chips is stabilized. It is verified that the resistive short faults exist in the test chips and it is deteriorated with time and causes the logic fault. Also, the new testing technique which can easily detect the rsistive short fault is proposed.

• 대한전자공학회논문지SD
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• 제40권12호
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• pp.63-71
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• 2003

IDDQ 테스팅은 CMOS VLSI 회로의 품질 및 신뢰성 향상에 중요한 테스트 방식이다. 그러나 상대적으로 느린 IDDQ 테스트를 위해서는 고려한 고장 모델에서 발생 가능한 고장의 수를 감소하거나 가능한 적은 수의 테스트 패턴을 유지하는 게 필요하다. 본 논문에서는 IDDQ 테스팅에 자주 이용되는 트랜지스터 합선 고장 모델에서 발생 가능한 고장의 수를 효과적으로 감소시킬 수 있는 효율적인 등가 고장 중첩 알고리즘을 제안한다. ISCAS 벤치마크 회로의 모의 실험을 통하여 제안된 방식의 우수한 성능을 확인하였다.

• 한국음향학회지
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• 제18권1호
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• pp.92-96
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• 1999

CMOS 기술이 발달됨으로써 고집적화에 따른 합선고장이 상대적으로 증가하고 있다. IDDQ 테스트는 기능테스트로 검출하기 어려운 합선고장을 효율적으로 검출하여 회로의 신뢰성을 향상시키는 기법이다. 본 논문에서는 테스트 대상 논리회로의 각 게이트 내부에서 발생 가능한 합선고장에 대한 시뮬레이션을 수행하기 위한 IDDQ 테스트용 고장 시뮬레이터를 개발하였다.

• 전자공학회논문지A
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• 제33A권3호
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• pp.176-186
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• 1996

As the density of VLSI increases, the conventional logic testing is not sufficient to completely detect the new faults generated in design and fabrication processing. Recently, IDDQ testing becomes very attractive since it can overcome the limitations of logic testing. In this paper, G-ATPG (gyeongsang automatic test pattern genrator) is designed which is able to be adapted to IDDQ testing for combinational CMOS VLSI. In G-ATPG, stuck-at, transistor stuck-on, GOS (gate oxide short)or bridging faults which can occur within priitive gate or XOR is modelled to primitive fault patterns and the concept of a fault-sensitizing gate is used to simulate only gates that need to sensitize the faulty gate because IDDQ test does not require the process of fault propagation. Primitive fault patterns are graded to reduce CPU time for the gates in a circuit whenever a test pattern is generated. the simulation results in bench mark circuits show that CPU time and fault coverage are enhanced more than the conventional ATPG using IDDQ test.

• 한국컴퓨터정보학회논문지
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• 제6권1호
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• pp.7-13
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• 2001

VLSI의 집적도가 증가함에 따라 설계와 제조과정에서 기존의 논리 테스트 방법으로는 검출하기 어려운 고장들이 발생하고 있다. 최근에는 이러한 고장을 검출하기 위한IDDQ 테스팅 방법의 중요성이 증대되고 있다. 본 논문에서는 CMOS 회로내에서 IDDQ 값을 검사하여 고장의 유무를 검사하는 전류 테스팅 기법에 사용될 수 있는 새로운 전류감지기를 제안한다. 본 논문에서 제안된 전류감지기는 자기저항 소자 MR 전류감지기, 레벨변환기, 비교기로 구성되어 있으며 자동으로 고장을 검출할 수 있다.

• 대한전자공학회논문지SD
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• 제38권4호
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• pp.292-301
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• 2001

IDDQ 테스트는 CMOS VLSI 회로에서 발생 가능한 여러 종류의 물리적 결함을 효율적으로 검출 할 수 있는 테스트 방식이다. 본 논문에서는 CMOS에서 발생 빈도가 가장 높은 합선고장을 효과적으로 검출할 수 있는 IDDQ 테스트 알고리즘을 이용하여 패턴 생성기를 개발하였다. 고려한 합선고장 모델은 회로의 레이아웃 정보에 의존하지 않으며, 내부노드 혹은 외부노드에 한정시킨 합선고장이 아닌 테스트 대상회로의 모든 노드에서 발생 가능한 단락이다. 구현된 테스트 패턴 생성기는 O(n2)의 복잡도를 갖는 합선고장과 전압 테스트 방식에 비해 상대적으로 느린 IDDQ 테스트를 위해서 새롭게 제안한 이웃 조사 알고리즘과 고장 collapsing 알고리즘을 이용하여, 빠른 고장 시뮬레이션 시간과 높은 고장 검출율을 유지하면서 적은 수의 테스트 패턴 생성이 가능하다. ISCAS 벤치마크 회로의 모의실험을 통하여 기존의 다른 방식보다 우수한 성능을 보였다.

• 전자공학회논문지B
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• 제33B권7호
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• pp.70-79
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• 1996

To increase the functionality of the memories, previous studies have deifned faults models and proposed functional testing algorithms with low complexity. Although conventional testing depended strongly on functional (voltage) testing method, it couldn't detect short and open defects caused by gate oxide short and spot defect which can afect memory reliability. Therefore, IDDQ (quiescent power supply current) testing is required to detect defects and thus can obtain high reliability. In this paper, we consider resistive shorts on gate-source, gate-drain, and drain-source as well as opens in mOS FET and observe behavior of the memory by analyzing voltage at storge nodes of the memory and IDDQ resulting from PSPICE simulation. Finally, using this behavioral analysis, we propose a linear testing algorithm of complexity O(N) which can be applicable to both functional testing and IDDQ testing simultaneously to obtain high functionality and reliability.

• 한국통신학회논문지
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• 제24권12A호
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• pp.2008-2014
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• 1999

IDDQ 테스팅은 CMOS 회로에서 발생되는 여러 종류의 물리적 결함을 효율적으로 검출하는 테스팅 방식이다. 본 논문에서는 테스트 대상회로의 게이트내부에서 발생하는 단락을 고려하여, 이 결함을 검출하기 위한 테스트 패턴을 찾아 주는 IDDQ 테스트 패턴 발생기를 구현하였다. 테스트 패턴을 생성하기 위해 게이트 종류별로 모든 내부 단락을 검출하는 게이트 테스트 벡터를 찾아냈다. 그리고 10,000개의 무작위패턴을 테스트대상 회로에 인가하여 각 게이트에서 요구되는 테스트 벡터를 발생시켜 주면 유용한 테스트 패턴으로 저장한다. 입력된 패턴들이 모든 게이트 테스트 벡터를 발생시켜 주거나 10,000개의 패턴을 모두 인가했을 경우 테스트 패턴 발생 절차를 종료한다. ISCAS '85 벤처마크 회로에 대한 실험을 통하여 기존의 다른 방식보다 성능이 우수함을 보여주었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.2
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• pp.1254-1257
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• 2004

This paper presents a built-in current sensor(BICS) that can detect defects in CMOS integrated circuits through current testing technique - Iddq test. Current test has recently been known to a complementary testing method because traditional voltage test cannot cover all kinds of bridging defects. So BICS is widely used for current testing. but there are some critical issues - a performance degradation, low speed test, area overhead, etc. The proposed BICS has a two operating mode- normal mode and test mode. Those methods minimize the performance degradation in normal mode. We also used a current-mode differential amplifier that has a input as a current, so we can realize higher speed current testing. Furthermore, only using 10 MOSFETS and 3 inverters, area overhead can be reduced by 6.9%. The circuit is verified by HSPICE simulation with 0.25 urn CMOS process parameter.