• 전자공학회논문지A
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• 제33A권4호
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• pp.129-135
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• 1996

In this paper, the hot carrier effect and device degradation of deep submicrometer SC-PMOSFETs have been measured and characterized. It has been shown that the substrate current of a 0.15$\mu$m PMOSFET increases with increasing of impact ionization rate, and the impact ionization rate is a function of the gate length and gate bias voltage. Correlation between gate current and substrate current is investigated within the general framework of the lucky-electron. It is found that the impact ionization rate increases, but the device degradation is not serious with decreasing effective channel length. SCIHE is suggested as the possible phusical mechanism for enhanced impact ionization rate and gate current reduction. Considering the hot carrier induced device degradation, it has been found that the maximum supply voltage is about -2.6V for 0.15$\mu$m PMOSFET.

• 대한전자공학회논문지SD
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• 제40권10호
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• pp.32-38
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• 2003

SIMOX 웨이퍼를 사용하여 제작된 GAA 구조 SOI MOSFET의 열전자에 의한 소자열화를 측정·분석하였다. nMOSFET의 열화는 스트레스 게이트 전압이 문턱전압과 같을 때 최대가 되었는데 이는 낮은 게이트 전압에서 PBT 작용의 활성화로 충격이온화가 많이 되었기 때문이다. 소자의 열화는 충격이혼화로 생성된 열전자와 홀에의한 계면상태 생성이 주된 원인임을 degradation rate와 dynamic transconductance 측정으로부터 확인하였다. 그리고 pMOSFET의 열화의 원인은 DAHC 현상에서 생성된 열전자 주입에 의한 전자 트랩핑이 주된 것임을 스트레스 게이트 전압변화에 따른 드레인 전류 변화로부터 확인 할 수 있었다.

• 전자공학회논문지D
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• 제35D권11호
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• pp.62-69
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• 1998

Hot carrier 스트레스후의 RF-nMOSFET의 DC 및 RF 특성열화를 분석하기 위해 기존의 열화 모델을 적용하였다. 드레인전류 열화보다 차단주파수 열화가 심하였으며 RF-nMOSFET의 열화변화율 n과 열화변수 m은 기존의 bulk MOSFET의 것과 같았다. Multi-finger 게이트 소자에서 finger수가 많을수록 열화가 적게 된 것은 큰 소스/드레인의 저항과 포화전압에 의한 것임을 알 수 있었다. 스트레스의 후의 RF성능 저하는 g/sub m/과 C/sub gd/의 감소와 g/sub ds/의 증가에 의한 것임을 알 수 있었다. 기판전류를 측정하므로 RF소자의 DC 및 RF특성 열화를 예견할 수 있었다.

• 전자공학회논문지A
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• 제31A권12호
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• pp.91-99
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• 1994

We used CMOS current mirror and differenial amplifier to find out how the degradation of each devices in circuit affect total circuit performance. The devices in circuit wer degraded by hot-carrier generated during circuit operation and total circuit performance were changed according to the change of each device parameters. To examine the circuit performance phenomena of current mirror, we analyzed three diffent kinds of current mirrors and made correlation model between circuit performance and stressed device parameters, and compare hot-carrier immunity of these circuits. Also we analyzed how the performance of differential amplifier degraded from the initial value after hot-carrier stress incircuit operations.

• 전자공학회논문지 IE
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• 제47권1호
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• pp.1-5
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• 2010

본 논문은 SOI 저장음 종폭기에서 게이트구조가 핫캐리어에 의한 성능저하에 미치는 영향융 조사하였다. 회로 시뮬레이션은 H-게이트와 T-게이트를 가지는 SOI MOSFET에서 측정된 S-파라미터와 Agilent사의 ADS를 사용하여 스트레스 전후의 H-게이트와 T-게이트 저잡음 증폭기의 성능을 비교하였다. 또한 저잡음 증폭기의 장치 열화와 성능 열화 사이의 관계뿐만 아니라 임피던스 매칭(S11), 잡음 지수와 이득에 관한 저잡음 증폭기의 성능 지수 등을 논의하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1998년도 추계학술대회 논문집 학회본부 C
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• pp.735-736
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• 1998

Reduction of hot carrier degradation in MOS devices has been one of the most serious concerns for MOS-ULSIs. In this paper, three types of LDD structure for suppression of hot carrier degradation, such as spacer-induced degradation and decrease of performance due to increase of series resistance will be investigated. LDD-nMOSFETs used in this study had three different drain structure. (1) conventional ${\underline{S}}urface$ type ${\underline{L}}DD$(SL), (2) ${\underline{B}}uried$ type ${\underline{L}}DD$(BL), (3) ${\underline{S}}urface$urface ${\underline{I}}mplantation$ type LDD(SI). As a result, the surface implantation type LDD structure showed that improved hot carrier lifetime to comparison with conventional surface and buried type LDD structure.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.13-18
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• 2007

본 연구에서는 Lateral DMOS 소자열화 메카니즘이 게이트 산화층의 두께에 따라 다른 것을 측정을 통하여 알 수 있었다. 얇은 산화층 소자는 채널에 생성되는 계면상태와 drift 영역에 포획되는 홀에 의하여 소자가 열화 되고 두꺼운 산화층 소자에서는 채널 영역의 계면상태 생성에 의해서 소자가 열화 되는 것으로 알 수 있었다. 그리고 소자 시뮬레이션을 통하여 다른 열화 메카니즘을 입증할 수 있었다. DC 스트레스에서의 소자 열화와 AC 스트레스에서 소자열화의 비교로부터 AC스트레스에서 소자열화가 적게 되었으며 게이트 펄스의 주파수가 증가할수록 소자열화가 심함을 알 수 있었다. 그 결과로부터 RF LDMOS 에서는 소자열화가 소자설계 및 회로설계에 중요한 변수로 작용할 수 있음을 알 수 있었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.243-246
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• 1999

We studied the MOSFET characteristics and the hot-carrier reliability with the sidewall spacer composition and the post gate oxidation thickness in 0.20${\mu}{\textrm}{m}$ gate length transistor. The MOSFET with NO(Nitride＋Oxide) sidewall spacer exhibits the large degradation of hot-carrier lifetime because there is no buffering oxide against nitride stress. When the post gate oxidation is skipped, the hot-carrier lifetime is improved, but GIDL (Gate Induced Drain Leakage) current is also increased.

• 전자공학회논문지A
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• 제28A권12호
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• pp.53-58
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• 1991

Hot-carrier induced degradation has been studied for the BF$_2$ ion-implanted surface-channel LDD(P$^{+}$ polysilicon gate) PMOSFET in comparison to the buried-channel structure(N$^{+}$ polysilicon gate) PMOSFET. The conditions for maximum degradation better correlated to I$_{g}$ than I$_{sub}$ for both PMOSFET's. Due to the use of LDD structure on SC-PMOSFET, the substrate current for SC-PMOSFET was shown to be smaller than that of BC-PMOSFET. The gate current was smaller as well, due to the gate material work-function difference between p$^{+}$ and n$^{+}$ polysilicon gates. From the results, it was shown that the surface-channel LDD PMOSFET is more resistant to short channel effect than the buried-channel PMOSFET.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2005년도 하계학술대회 논문집 Vol.6
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• pp.199-200
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• 2005

In this paper, the electrical characteristics and hot-carrier induced electrical performance degradations of high-voltage LDMOSFET fabricated by the existing CMOS technology were investigated. Different from the low voltage CMOS device, the only specific on-resistance was degraded due to hot-carrier stressing in LDMOS transistor. However, other electrical parameters such as threshold voltage, transconductance, and saturated drain current were not degraded after stressing. The amount of on-resistance degradation of LDMOS transistor that was implanted n-well with $1.0\times10^{13}/cm^2$ was approximately 1.6 times more than that of LDMOS transistor implanted n-well with $1.0\times10^{12}/cm^2$. Similar to low voltage CMOS device, the peak on-resistance degradation in LDMOS device was observed at gate voltage of 2.2V while the drain applied voltage was 50V. It means that the maximum impact ionization at the drain junction occurs at the gate voltage of 2.2V applying the drain voltage of 50V.