• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.285-288
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• 2002

In this paper, a new structure of 1024-bit high-speed RSA cryptosystem has been proposed and implemented in hardware to increase the operation speed and enhance the variable-length operation in the plain text. The proposed algorithm applied a radix-4 Booth algorithm and CSA(Carry Save Adder) to the Montgomery algorithm for modular multiplication As the results from implementation, the clock period was approached to one delay of a full adder and the operation speed was 150MHz. The total amount of hardware was about 195k gates. The cryptosystem operates as the effective length of the inputted modulus number, which makes variable length encryption rather than the fixed-length one. Therefore, a high-speed variable-length RSA cryptosystem could be implemented.

• 정보학연구
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• 제4권3호
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• pp.155-163
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• 2001

디지털 신경회로망의 구현에 있어 시그모이드 함수의 구현은 매우 복잡하고 구현하기 어렵다. 따라서, 본 논문에서는 디지털 신경회로망 구현에 문제가 되는 시그모이드 함수처리를 위한 설계 방법을 제안하였다. 제안된 방법은 잉여수계를 이용하여 MAC(Multiplier and Accumulator) 연산 시, 캐리 전파 없이 고속의 연산을 수행할 수 있고 시그모이드 함수처리를 고속으로 수행할 수 있다. 모의실험결과, 각각의 신경 프로세스에 있어서 4.6nsec 이상의 속도를 보임으로써 고속디지털 신경회로망 구현에 적용될 수 있을 것으로 기대된다.

• 정보보호학회논문지
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• 제31권3호
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• pp.473-480
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• 2021

차세대 공개키 암호 고속 연산을 위해서는 목표로 하는 컴퓨터 프로세서의 구조를 활용하여 암호화 기본 연산을 최적화 구현하는 것이 중요하다. 본 논문에서는 RISC-V 프로세서 상에서 차세대 공개키 암호 고속 연산을 위해 핵심 곱셈기 연산을 최적화 구현하는 기법을 제안한다. 특히 RISC-V 프로세서의 기본 연산자를 열 기반 곱셈기 연산알고리즘에 맞추어 최적 구현해봄으로서 이전 연구와 비교 시 256-비트 곱셈의 경우 약 19% 그리고 512-비트 곱셈의 경우 약 8%의 성능 향상을 RISC-V 프로세서 상에서 달성하였다. 마지막으로 RISC-V 프로세서에서 추가적으로 제공되면 곱셈 연산 성능 향상에 도움이 될 수 있는 확장 명령어 셋에 대해서도 확인해 보도록 한다.

• ETRI Journal
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• 제37권4호
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• pp.667-676
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• 2015

The third-party FFT IP cores available in today's markets do not provide the desired speed demands for optical communication. This study deals with the design and implementation of a 256-point Radix-4 100 Gbit/s FFT, where computational steps are reconsidered and optimized for high-speed applications, such as radar and fiber optics. Alternative methods for FFT implementation are investigated and Radix-4 is decided to be the optimal solution for our fully parallel FPGA application. The algorithms that we will implement during the development phase are to be tested on a Xilinx Virtex-6 FPGA platform. The proposed FFT core has a fully parallel architecture with a latency of nine clocks, and the target clock rate is 312.5 MHz.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 하계학술대회 논문집 D
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• pp.2634-2636
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• 2002

This paper describers the implementation of cyber apartment internet contents based on HSPLC(high speed power line communication) subscribers networks.

• 한국철도학회:학술대회논문집
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• 한국철도학회 2000년도 춘계학술대회 논문집
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• pp.188-194
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• 2000

This study is about fault detection and fault area detection of LV circuit in Cab Cubicle system which have control of train to keep safety in High Speed Train. LV circuit is operated with diagnosis system like safety system. In this paper, we suggest a design and an implementation method to detect fault or to detect fault area automatically about LV circuit. The implemented system is tested successfully after implementation of some function. We expect reduction to diagnosis area or repair time by fault area module

• 한국추진공학회:학술대회논문집
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• 한국추진공학회 2003년도 제21회 추계학술대회 논문집
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• pp.219-222
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• 2003

Turbo generator system need starter for gas turbine engine. Turbo generator has high rate gearbox for reduce rotating speed. Because a conventional generator could not operate same speed of gas turbine engine. But Recently turbo generator system is directly connected a gas turbine engine with a super high-speed generator. In this paper, starter driver are implemented direct coupled turbo generator system, Which is directly connected 100kW, 60,000rpm gas turbine engine and 25kW 60,000rpm super high speed generator.

• 전력전자학회논문지
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• 제2권1호
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• pp.39-45
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• 1997

초고속 전동기 구동 시스템을 위하여 간접 신경회로망 제어기를 제안하였다. 고속의 가변 전동기구동에서의 속도응답은 긴 정착시간과 높은 오버슈트의 영향에 있게 되므로 고성능을 위하여 신경회로망 제어기와 신경회로망 에뮬레이터로 구성된 제어기를 사용하였으며, 신경회로망 에뮬레이터는 고속 전동기의 정수와 특성을 동정하는데 사용하였고, 제어기의 학습은 접속강도가 백프로퍼게이션에 의해 조절되도록 하였다. 그리고 시뮬레이션과 실험을 통하여 제안된 시스템의 특성과 장점을 확인하였다.

• 대한전기학회논문지:전기기기및에너지변환시스템부문B
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• 제51권12호
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• pp.676-681
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• 2002

This paper presents the implementation and experimental investigation of sensorless speed control for a variable-speed PMSM(Permanent Magnet Synchronous Motor) in super-high speed compressor operation. The proposed control scheme consists of two different sensorless algorithms to guarantee the reliable starting operation in low speed region and full torque characteristics using the vector control in high speed region. An automatic switching technique between two control modes is proposed to minimize the speed and torque pulsation during the switching instant of control mode. A testing system of 3.3㎾ PMSM has been built and 90% load test results at 7000r/min are presented to examine the feasibility of proposed sensorless control scheme.

• Journal of Ubiquitous Convergence Technology
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• 제2권1호
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• pp.12-17
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• 2008

In this paper, the 128bit AES block cipher algorithm OCB (Offset Code Book) mode for privacy and authenticity of high speed packet data was efficiently designed in C language level and was optimized to support the required capacity of contents server using high performance DSP. It is known that OCB mode is about two times faster than CBC-MAC mode. As an experimental result, the encryption / decryption speed of the implemented block cipher was 308Mbps, 311 Mbps respectively at 1GHz clock speed, which is 50% faster than a general design with 3.5% more memory usage.