• Korean Journal of Materials Research
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• v.6 no.4
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• pp.395-400
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• 1996

반도체 소자가 점점 고집적회되고 고성능화되면서 Si 기판 세정 방법은 그 중요성이 더욱 더 커지고 있다. 특히 ULSI급 소자에서는 세정 방법이 소자 생산수율 및 신뢰성에 큰 영향을 끼치고 있다. 본 연구에서는 HF-last 세정에 UV/O3과 SC-1 세정을 삽입하여 그 영향을 관찰하였다. 세정 방법은 HF-last 세정을 기본으로 split 1(piranha+HF), split 2(piranha+UV/O3+HF), split 3(piraha+SC-1+HF), split 4(piranha+(UV/O3+HF) x3회 반복)의 4가지 세정 방법으로 나누어 실험하였다. 세정을 마친 Si 기판은 Total X-Ray Fluorescence Spectroscopy(AFM)을 사용하여 표면거칠기를 측정하였다. 또한 세정류량을 측정하고, Atomic Force Microscopy(AFM)을 사용하여 표면거칠기를 측정하였다. 또한 세정후 250$\AA$의 gate 산화막을 성장시켜 전기적 특성을 측정하였다. UV/O3을 삽입한 split 2와 split 4세정방법이 물리적, 전기적 특성에서 우수한 특성을 나타냈고, SC-1을 삽입한 split 3세정 방법이 표준세정인 split 1세정 방법보다 우수하지 못한 결과를 나타냈다.

• Journal of the Korean Chemical Society
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• v.47 no.6
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• pp.608-613
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• 2003

In order to remove particles on surface of post-oxide CMP wafer, new cleaning solution was prepared by mixing with DHF (Diluted HF), nonionic surfactant PAAE (Polyoxyethylene Alkyl Aryl Ether), DMSO (Dimethylsulfoxide) and D.I.W.. Silicone wafers were intentionally contaminated by silica, alumina and PSL (polystylene latex) which had different zeta potentials in cleaning solution. This cleaning solution under megasonic irradiation could remove particles and metals simultaneously at room temperature in contrast to traditional AMP (mixture of $NH_4OH,\;H_2O_2$ and D.I.W) without any side effects such as increasing of microroughness, metal line corrosion and deposition of organic contaminants. This suggests that this cleaning solution would be useful future application with copper CMP in brush cleaning process as well as traditional post CMP cleaning process.

• Korean Journal of Materials Research
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• v.20 no.8
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• pp.423-428
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• 2010

This study shows the effects of deionized (DI) rinse and oxide HF wet etch processes on silicon substrate during a photolithography process. We found a fail at the wafer center after DI rinse step, called Si pits, during the fabrication of a complementary metal-oxide-semiconductor (CMOS) device. We tried to find out the mechanism of the Si pits by using the silicon wafer on CMOS fabrication and analyzing the effects of the friction charge induced by the DI rinsing. The key parameters of this experiment were revolution per minute (rpm) and time. An incubation time of above 10 sec was observed for the formation of Si pits and the rinsing time was more effective than rpm on the formation of the Si pits. The formation mechanism of the Si pits and optimized rinsing process parameters were investigated by measuring the charging level using a plasma density monitor. The DI rinse could affect the oxide substrate by a friction charging phenomenon on the photolithography process. Si pits were found to be formed on the micro structural defective site on the Si substrate under acceleration by developed and accumulated charges during DI rinsing. The optimum process conditions of DI rinse time and rpm could be established through a systematic study of various rinsing conditions.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2003.12a
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• pp.45-49
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• 2003

본 논문에서는 gate 산화막을 위한 Hf oxide 박막을 $Hf(dmae)_4$ (dmae=dimethylaminoethoxide) 전구체로 Direct Liquid Injection Metal Organic Chemical Vapor Deposition (DLI-MOCVD)방법을 이용하여 p-type Si(100) 기판 위에 증착하였다. 이 전구체를 이용하여 $150^{\circ}C$의 낮은 증착 온도에서도 낮은 carbon 농도와 roughness를 가지는 양질의 박막을 증착할 수 있었다. 증착된 박막은 비정질 구조를 나타내었지만 annealing 온도를 증가시킴에 따라서 결정성(monoclinic phase)을 나타내었다. $500{\AA}$으로 증착한 박막을 C-V 와 I-V curve를 통하여 전기적 특성을 평가하였다. 열처리 온도가 증가함에 따라 유효유전상수(k)는 증가하지만 열처리 온도가 $900^{\circ}C$ 이상이 되면 계면층의 형성에 의해 유효유전상수는 감소하게 되고 이에 따라 누설 전류도 감소하게 된다. 산소분위기 $800^{\circ}C$에서 annealing한 $HfO_2$ 박막의 유전상수는 20.1이고, 누설 전류 밀도는 SV에서 $2.2\times10^{-6}A/\textrm{cm}^2$ 로 좋은 전기적 특성을 가진다.

• Journal of the Semiconductor & Display Technology
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• v.17 no.4
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• pp.27-31
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• 2018

The effect of $NH_3$ plasma passivation on the chemical and electrical characteristics of ALD HfAlO dielectric on the InGaAs substrate was investigated. The results show that $NH_3$ plasma passivation exhibit better electrical & chemical performance such as much lower leakage current, lower density of interface trap(Dit) level, and low unstable interfacial oxide. $NH_3$ plasma passivation can effectively enhance interfacial characteristics. Therefore $NH_3$ plasma passivation improved the HfAlO dielectric performance on the InGaAs substrate.

• JSTS:Journal of Semiconductor Technology and Science
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• v.1 no.2
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• pp.95-102
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• 2001

Hafnium oxide thin films for gate dielectric were deposited at $300^{\circ}C$ on p-type Si (100) substrates by plasma enhanced chemical vapor deposition (PECVD) and annealed in $O_2$ and $N_2$ ambient at various temperatures. The effect of hydrogen treatment in 4% $H_2$ at $350^{\circ}C$ for 30 min on the electrical properties of $HfO_2$for gate dielectric was investigated. The flat-band voltage shifts of $HfO_2$capacitors annealed in $O_2$ambient are larger than those in $N_2$ambient because samples annealed in high oxygen partial pressure produces the effective negative charges in films. The oxygen loss in $HfO_2$films was expected in forming gas annealed samples and decreased the excessive oxygen contents in films as-deposited and annealed in $O_2$ or $N_2$ambient. The CET of films after hydrogen forming gas anneal almost did not vary compared with that before hydrogen gas anneal. Hysteresis of $HfO_2$films abruptly decreased by hydrogen forming gas anneal because hysteresis in C-V characteristics depends on the bulk effect rather than $HfO_2$/Si interface. The lower trap densities of films annealed in $O_2$ambient than those in $N_2$were due to the composition of interfacial layer becoming closer to $SiO_2$with increasing oxygen partial pressure. Hydrogen forming gas anneal at $350^{\circ}C$ for samples annealed at various temperatures in $O_2$and $N_2$ambient plays critical role in decreasing interface trap densities at the Si/$SiO_2$ interface. However, effect of forming gas anneal was almost disappeared for samples annealed at high temperature (about $800^{\circ}C$) in $O_2$ or $N_2$ambient.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2003.07a
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• pp.275-277
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• 2003

최근 logic 소자의 gate oxide로 기존의 $SiO_2$, SiON보다 고유전, 작은 누설전류를 가지는 물질의 개발이 중요한 이슈가 되고 있다. 본 실험실에서는 Si 기판위에 $HfO_2$를 바로 증착하는 경우, 기판의 Si이 박막내로 확산하여 유전율이 저하되는 문제점을 인식하고, 기판과 $HfO_2$ 사이에 $AlO_x$를 방지막으로 사용하였다. 이 때, $AlO_x$의 Al precursor는 TMA로 고정하고, 산화제로는 $H_2O$, $O_2$-plasma, $O_3$를 각각 사용하였다. 모든 $AlO_x/\;HfO_y$ 박막에서 매우 우수한 누설전류특성을 얻을 수 있었는데, 특히 $O_3$를 산화제로 사용한 $AlO_x$방지막의 경우 가장 우수한 특성을 보였다. 또한 질소 분위기에서 $800^{\circ}C$ 10분간 열처리한 후, 방지막을 사용한 모든 경우에서 보다 향상된 열적 안정성을 관찰할 수 있었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.162-162
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• 2012

Sub 100 nm의 Complementary Metal-Oxide-Semiconductor (CMOS) 소자를 구동하기 위해서는 2.0 nm 이하의 $SiO_2$ oxide에 해당하는 전기적 특성이 요구된다. 그러나 2.0 nm 이하의 $SiO_2$에서는 누설 전류가 너무 크기 때문에 이를 대체하기 위해서 유전 상수 (dielectric permittivity)가 높은 $HfO_2$ (${\varepsilon}=25$), $Al_2O_3$, $HfO_2/Al_2O_3$ laminate 등의 high-k dielectric 물질들이 연구되고 있다[1]. High-k dielectric 물질의 전기적 특성은 박막 조성, 두께 및 전극과의 계면에 생성되는 계면 층이나 불순물(Impurity) 거동에 크게 의존하므로 High-k dielectric/전극(Metal or Si) 구조에서 조성 및 불순물의 거동에 대한 정확한 평가가 주요 쟁점으로 부각되고 있다. 이를 평가하기 위해 일반적으로 $Ar^+$ ion에 의한 depth profiling 분석이 진행되나 Oxygen 원자의 선택적 식각에 기인된 분석 깊이 분해능(Depth Resolution) 왜곡으로 계면 층의 형성이나 불순물의 거동을 정확하게 평가할 수 없다. 이러한 예로는 $Ta_2O_5$ 및 $SrBi_2Ta_2O_9$와 같은 다 성분 계 산화막에 $Ar^+$ ion 주사 시 발생하는 선택적인 식각(Preferential Sputtering) 때문에 박막의 실제 조성 및 거동을 평가하는 것은 어렵다고 보고된 바 있다[2,3]. 본 연구에서는 $90{\AA}$인 적층 $Hf_xO_y/Al_xO_y/Hf_xO_y$ 구조에서의 불순물 거동 분석 능력 확보 상 주요 인자인 깊이 분해능 개선을 Secondary Ion Mass Spectroscopy(SIMS)의 primary ion 종, impact energy 및 주사 각도를 변화시켜 ~1 nm 수준까지 구현하였다. 이러한 분석 깊이 분해능의 개선은 Low Impact Energy, 입사 이온의 glancing angle 및 Cluster ion 적용에 의존하며 이들 요인의 효과에 대해 비교/고찰하고자 한다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.389-389
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• 2013

HfOx (Hafnium oxide)는 ~25의 고유전상수, 5.25 eV의 비교적 높은 Band-gap을 갖는 물질로 MOSFET (metal-oxide semiconductor field-effect-transistor) 구조의 Oxide 박막을 대체 가능한 물질로 연구가 지속되고 있다. 현재까지 진행된 대다수의 연구는 증착 조건에 따른 박막의 결정학적 및 전기적 특성에 대한 주제로 진행되었고 다양한 연구 결과가 보고된바 있다. 하지만 기존의 연구 기법은 박막의 nanomechanics 특성에 대한 연구가 부족하여 이를 보완하기 위한 연구가 절실하다. 따라서 본 연구에서는 HfOx 박막 내 포함된 산소가 고온 열처리 과정에서 빠져나감으로 인한 박막의 nanomechanics 특성을 확인하고자 하였다. 시료는 rf magnetron sputter를 이용하여Si (silicon) 기판위에 Hafnium target으로 산소유량(5, 10, 15 sccm)을 달리하여 증착하였고, 이후 furnace에서 $400^{\circ}C$에서 $1,000^{\circ}C$까지 질소분위기에서 20분간 열처리를 실시하였다. 실험결과 시료의 전기적 특성을 I-V 곡선을 측정하여 확인하였고, 증착 시 산소 유량이 5 sccm에서 15 sccm으로 증가함에 따라서 누설전류 특성은 급격히 향상되었고, 열처리 온도가 증가함에 따라 감소하는 특성을 나타내었다. 또한 시료의 nanomechanics 특성을 확인하기 위하여 nano-indenter를 이용하여 시료의 표면강도(surface hardness)와 탄성계수(elastic modulus)를 확인하였다. 측정결과 5 sccm 시료의 표면강도와 탄성계수는 상온에서 열처리 온도가 증가함에 따라 각각 7.75 GPa에서 9.19 GPa로, 그리고 133.83 GPa에서 126.64 GPa로 10, 15 sccm의 박막의 비하여 상대적으로 균일한 특성을 나타내었다. 이는 증착 시 박막 내 과포화된 산소가 열처리 과정에서 빠져나감으로 인한 것이며, 또한 과포화된 정도에 따라 더 적은 열처리 에너지에 의하여 박막을 빠져나감으로 인한 것으로 판단된다. 또한 열처리 과정에서 산소가 빠져나가는 상대적인 flux의 영향으로 인하여 박막의 mechanical한 균일도의 변화가 나타났다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2003.07a
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• pp.54-57
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• 2003

[ $HfO_xN_y$ ] films using a hafnium tertiary-butoxide $(Hf[OC(CH_3)_3]_4)$ in plasma and $N_2$ ambient were prepared to improve the thermal stability of hafnium-based gate dielectrics. A 10% nitrogen incorporation into $HfO_2$ films showed a smooth surface morphology and a crystallization temperature as high as $200^{\circ}C$ compared with pure $HfO_2$ films. The $TaN/HfO_xN_y/Si$ capacitors showed a stable capacitance-voltage characteristics even at post-metal annealing temperature of $1000^{\circ}C$ in $N_2$ ambient and a constant value of 1.6 nm EOT (equivalent oxide thickness) irrespective of an increase of PDA and PMA temperature. Leakage current densities of $HfO_xN_y$ capacitors annealed at PDA temperature of 800 and $900^{\circ}C$, respectively were approximately one order of magnitude lower than that of $HfO_2$ capacitors.