• 정보보호학회논문지
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• 제22권2호
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• pp.201-211
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• 2012

본 논문에서는 단일 FPGA를 이용한 SATA 하드디스크용 Full Disk Encryption 연산기를 제안하고, 해당 연산기를 FPGA기반 테스트용 보드에 구현하여 실험한 결과를 제시한다. 제안하는 연산기는 크게 디스크 암호화 표준알고리즘인 IEEE P1619 (XTS-AES) 연산블록과, SATA Host (PC)와 Device (HDD)간의 정합 기능을 담당하는 SATA 인터페이스 블록으로 구성된다. 고속 암복호 연산기능을 담당하는 XTS-AES 암호 연산블록은 암복호 기능추가로 인한 속도저하를 최소화하기 위해 매 4 클록 사이클마다 1 블록 암호화를 처리하도록 4단 파이프라이닝구조로 설계하여 최대 4.8Gbps의 암복호 성능을 가진다. 또한 전체 연산기를 Xilinx사의 ML507 FPGA 개발보드에 구현하여, Windows XP 32비트 환경에서 SATA II 하드디스크(7200rpm)에 대해 암호화 장치없이 직접 연결했을 때와 동등한 속도인 최대 140MB/sec 읽기/쓰기 성능을 나타내었다. 따라서, 제안하는 연산기는 단일 FPGA를 이용하여 속도저하 없는 Full Disk Encryption 기능 구현이 가능함을 확인하였다.

• Journal of information and communication convergence engineering
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• 제12권4호
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• pp.252-256
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• 2014

Traditional block cipher Advanced Encryption Standard (AES) is widely used in the field of network security, but it has high overhead on each operation. In the 15th international workshop on information security applications, a novel lightweight and low-power encryption algorithm named low-power encryption algorithm (LEA) was released. This algorithm has certain useful features for hardware and software implementations, that is, simple addition, rotation, exclusive-or (ARX) operations, non-Substitute-BOX architecture, and 32-bit word size. In this study, we further improve the LEA encryptions for cloud computing. The Web-based implementations include JavaScript and assembly codes. Unlike normal implementation, JavaScript does not support unsigned integer and rotation operations; therefore, we present several techniques for resolving this issue. Furthermore, the proposed method yields a speed-optimized result and shows high performance enhancements. Each implementation is tested using various Web browsers, such as Google Chrome, Internet Explorer, and Mozilla Firefox, and on various devices including personal computers and mobile devices. These results extend the use of LEA encryption to any circumstance.

• 정보처리학회논문지C
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• 제8C권3호
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• pp.277-286
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• 2001

본 논문에서는 미국 국립표준기술연구소 차세대 표준 암호 알고리듬으로 선정한 Rijndael 암호 알고리듬과 안정성과 성능에서 인정을 받은 Twofish 암호 알고리듬을 ALTERA FPGA를 사용하여 하드웨어로 구현한다. 두가지 알고리듬에 대해 키스케쥴링과 인터페이스를 하드웨어에 포함시켜 구현한다. 알고리듬의 효율적인 동작을 위해 키스케쥴링을 포함하면서도 구현된 회로의 크기가 크게 증가하지 않으며, 데이터의 암호/복호화 처리 속도가 향상됨을 알 수 있다. 주어진 128-비트 대칭키에 대하여, 구현된 Rijndael 암호 알고리듬은 11개의 클럭 만에 키스케쥴링을 완료하며, 구현된 Twofish 암호 알고리듬은 21개의 클럭 만에 키스케쥴링을 완료한다. 128-비트 입력 데이터가 주어졌을 때, Rijndael의 경우, 10개의 클럭 만에 주어진 데이터의 암호/복호화를 수행하고, Twofish는 16개의 클럭 만에 암호/복호화를 수행한다. 또한, Rijndael은 336.8Mbps의 데이터 처리속도를 보이고, Twofish는 121.2Mbps의 성능을 보임을 알 수 있다.

• 한국산학기술학회논문지
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• 제8권5호
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• pp.1069-1075
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• 2007

본 논문에서는 암/복호화의 동시수행, 가변되는 입력데이터들에 대한 라운드 횟수 결정, 별도의 키 생성알고리즘 없이 결정된 라운드 횟수에 대한 키 생성, 인증기능 등의 특징을 갖는 새로운 블록암호알고리즘인 BESA 암호화 알고리즘에 대한 연구를 수행하였다.

• ETRI Journal
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• 제43권4호
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• pp.746-757
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• 2021

Side-channel attacks pose an inevitable challenge to the implementation of cryptographic algorithms, and it is important to mitigate them. This work identifies a novel data encoding technique based on 1-of-4 codes to resist differential power analysis attacks, which is the most investigated category of side-channel attacks. The four code words of the 1-of-4 codes, namely (0001, 0010, 1000, and 0100), are split into two sets: set-0 and set-1. Using a select signal, the data processed in hardware is switched between the two encoding sets alternately such that the Hamming weight and Hamming distance are equalized. As a case study, the proposed technique is validated for the NIST standard AES-128 cipher. The proposed technique resists differential power analysis performed using statistical methods, namely correlation, mutual information, difference of means, and Welch's t-test based on the Hamming weight and distance models. The experimental results show that the proposed countermeasure has an area overhead of 2.3× with no performance degradation comparatively.

• 한국컴퓨터정보학회논문지
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• 제14권7호
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• pp.65-72
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• 2009

본 논문은 네트워크 환경과 유/무선 통신망에 적합하며 구현상의 크기 및 재구성을 수행할 수 있으며 TCP/IP 프로토콜 구조에 적합한 VCR 암호알고리즘을 제안하고 하드웨어 칩 레벨로 구현하였다. 제안된 VCR 암호알고리즘은 TCP/IP 프로토콜의 보안 취약성을 보강하며 네트워크 환경에서 가변 라운드 횟수기능을 가짐으로 다수의 사용자에 대한 보안을 유지하는데 주요한 목적이 있기 때문에 실시간 처리 및 대용량 데이터의 암호화 및 다자간 통신에 매우 유리하다.

• 한국정보통신학회논문지
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• 제15권4호
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• pp.860-868
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• 2011

블록 암호는 Feistel 구조와 SPN 구조로 나눌 수 있다. Feistel 구조는 암호 및 복호 알고리즘이 같은 구조이고, SPN 구조는 암호 및 복호 알고리즘이 다르다. 본 논문에서는 암호와 복호 과정이 동일한 SPN 구조 블록 암호 알고리즘인 가칭 SSB를 제안한다. SSB는 짝수 N 라운드로 구성하고, 각 라운드는 라운드 키 덧셈, 치환 계층, 바이트 교환 및 확산 계층으로 구성한다. 치환 계층은 홀수 라운드와 짝수 라운드가 서로 역의 관계를 이룬다. 확산 계층은 MDS 대합 행렬로 구성한다. SSB의 차분 및 선형 공격 확률은 $2^{-306}$로 AES와 동일하다. 본 논문에서 제안한 암호와 복호가 동일한 SPN 블럭 암호는 하드웨어 구성이 간단한 장점을 가지므로 제한적 하드웨어 및 소프트웨어 환경인 스마트카드와 전자 칩이 내장된 태그와 같은 RFID 환경에서 안전하고 효율적인 암호 시스템을 구성할 수 있다.

• 한국멀티미디어학회논문지
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• 제11권8호
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• pp.1093-1100
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• 2008

블록 암호를 설계하는 방식으로 크게 Feistel 구조와 SPN 구조로 나눌 수 있다. Feistel 구조는 암호 및 복호 알고리즘이 같은 구조이고, SPN구조는 암호 및 복호 알고리즘이 다르다. 본 논문에서는 암호와 복호 과정이 동일한 SPN 구조 블록 암호 알고리즘을 제안한다. 즉 SPN 구조 전체를 짝수인 N 라운드로 구성하고 1 라운드부터 N/2라운드까지는 정함수를 사용하고, (N/2)+1 라운드부터 N 라운드까지는 역함수를 사용한다. 또한 정함수 단과 역함수 단 사이에 대칭 블록을 구성하는 대칭 단을 삽입한다. 본 논문에서 정함수로는 안전성이 증명된 AES의 암호 알고리즘을, 역함수로는 AES의 복호 알고리즘을 사용하고, 대칭 단은 32 비트 회전과 간단한 논리연산을 사용하여 비선형성을 증가시켜 바이트 또는 워드 단위의 공격에 강하게 한다. 본 논문에서 제안한 암호와 복호가 동일한 대칭 구조 SPN 알고리즘은 하드웨어 구성이 간단한 장점을 가지므로 제한적 하드웨어 및 소프트웨어 환경인 스마트카드와 전자 칩이 내장된 태그와 같은 RFID 환경에서 안전하고 효율적인 암호를 구성할 수 있다.

• 산업융합연구
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• 제18권5호
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• pp.23-29
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• 2020

사물인터넷(IoT)은 다양한 디바이스와 일상적인 물건을 인터넷 연결하여 인터넷을 확장한 것이며, 전자제품에는 인터넷 연결이 가능하고 다양한 형태의 하드웨어가 내장되어 있다. 이러한 사물인터넷은 디지털 생태계에 중대한 위험을 초래한다. 이들 기기 중 상당수는 공격자의 공격을 막기 위한 보안 시스템이 내장되지 않은 상태로 설계되어 있기 때문이다. 본 논문에서는 사물인터넷 디바이스를 위한 대칭키 기반의 상호인증 프로토콜을 제안한다. 제안 프로토콜은 대칭키 암호 알고리즘을 사용하여 무선상에 전송되는 데이터를 안전하게 암호화한다. 아울러 암호화에 사용된 비밀키는 매 통신마다 디바이스가 생성하는 난수를 비밀키로 사용하여 고정적으로 사용되는 비밀키를 가변적으로 사용함으로써 보안성을 높였다. 제안 프로토콜은 무선상에서 데이터를 전송하기 전에 상호인증 과정을 거쳐 인증된 디바이스만 데이터를 전송하기 때문에 공격자를 차단하고 정상적인 디바이스가 통신이 가능하도록 하였다. 마지막으로 제안된 프로토콜을 공격유형별 시나리오를 통해 도청 공격, 위치추적, 재전송 공격, 스푸핑 공격, 서비스 거부 공격에 안전함을 확인하였다.

• 한국정보통신학회논문지
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• 제24권11호
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• pp.1470-1476
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• 2020

모바일 장치와 IoT의 보안 프로토콜 구현에 적합한 경량 보안 SoC 설계에 대해 기술한다. Cortex-M0을 CPU로 사용하는 보안 SoC에는 타원곡선 암호 (elliptic curve cryptography) 코어, SHA3 해시 코어, ARIA-AES 블록 암호 코어 및 무작위 난수 생성기 (TRNG) 코어 등의 하드웨어 크립토 엔진들이 내장되어 있다. 핵심 연산장치인 ECC 코어는 SEC2에 정의된 20개의 소수체와 이진체 타원곡선을 지원하며, 부분곱 생성 및 가산 연산과 모듈러 축약 연산이 서브 파이프라인 방식으로 동작하는 워드 기반 몽고메리 곱셈기를 기반으로 설계되었다. 보안 SoC를 Cyclone-5 FPGA 디바이스에 구현하고 타원곡선 디지털 서명 프로토콜의 H/W-S/W 통합 검증을 하였다. 65-nm CMOS 셀 라이브러리로 합성된 보안 SoC는 193,312 등가 게이트와 84 kbyte의 메모리로 구현되었다.