• 정보처리학회논문지A
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• 제9A권4호
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• pp.491-496
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• 2002

하드웨어/소프트웨어 통합설계를 위한 대부분의 분할 알고리즘들은 스케줄링을 고려하지 않기 때문에 분할결과를 스케줄 하였을 때에 시간제약을 만족하지 못한다면 재분할 해야하는 오버헤드가 있다. 분할 단계에서 스케줄링을 함께 고려하는 FDS를 응용하는 기존의 방법들은 분할 될 노드를 선택하면서 그 노드가 스케줄 되어야 하는 제어구간을 결정한다. 분할될 노드의 선택은 한 노드를 분할함으로써 상승하는 비용 또는 시간과 그 노드의 스케줄로 인해 다른 노드들의 스케줄을 방해하는 정도를 함께 고려한다. 이때, 다른 노드들의 스케줄을 방해하는 정도를 의미하는 유도 힘은 자신과 종속성을 갖는 노드들의 모든 제어구간에서 계산된다. 본 논문은 FDS를 응용하는 분할 방법으로서 노드의 스케줄 긴박도와 상대적 스케줄 긴박도를 정의하여 분할하는데, 노드들의 모빌리티 중에서 처음 제어단계와 마지막 제어단계에서의 상대적 스케줄 긴박도 계산만으로 분할을 결정하기 때문에 기존의 FDS 응용 방법에서의 유도힘 계산에 소요되는 시간복잡도를 개선한다. 벤치마크들에 대한 실험 결과는 기존의 FDS 응용 방법과 비교해서 개선된 알고리즘 실행시간을 보인다.

• ETRI Journal
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• 제25권5호
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• pp.328-336
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• 2003

Bluetooth is a specification for short-range wireless communication using the 2.4 GHz ISM band. It emphasizes low complexity, low power, and low cost. This paper describes an area-efficient digital baseband module for wireless technology. For area-efficiency, we carefully consider hardware and software partitioning. We implement complex control tasks of the Bluetooth baseband layer protocols in software running on an embedded microcontroller. Hardware-efficient functions, such as low-level bitstream link control; host controller interfaces (HCIs), such as universal asynchronous receiver transmitter (UART) and universal serial bus (USB)interfaces; and audio Codec are performed by dedicated hardware blocks. Furthermore, we eliminate FIFOs for data buffering between hardware functional units. The design is done using fully synthesizable Verilog HDL to enhance the portability between process technologies so that our module can be easily integrated as an intellectual property core no system-on-a-chip (SoC) ASICs. A field programmable gate array (FPGA) prototype of this module was tested for functional verification and realtime operation of file and bitstream transfers between PCs. The module was fabricated in a $0.25-{\mu}m$ CMOS technology, the core size of which was only 2.79 $mm{\times}2.80mm$.

• ETRI Journal
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• 제30권1호
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• pp.141-151
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• 2008

In this paper, we introduce a new verification platform with ARM- and DSP-based multiprocessor architecture. Its simple communication interface with a crossbar switch architecture is suitable for a heterogeneous multiprocessor platform. The platform is used to verify the function and performance of a DVB-T baseband receiver using hardware and software partitioning techniques with a seamless hardware/software co-verification tool. We present a dual-processor platform with an ARM926 and a Teak DSP, but it cannot satisfy the standard specification of EN 300 744 of DVB-T ETSI. Therefore, we propose a new multiprocessor strategy with an ARM926 and three Teak DSPs synchronized at 166 MHz to satisfy the required specification of DVB-T.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 합동 추계학술대회 논문집 정보 및 제어부문
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• pp.461-464
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• 2002

OFDM is a promising technology for high speed multimedia communication. In this paper, Software IPs for IEEE 802.11a OFDM system are designed and optimized for TI's TMS320C6201 fixed-point DSP. Then considering the execution cycles of the target DSP for each functions of the system, an efficient HW/SW partitioning method is proposed and according to this results, high speed Viterbi decoder hardware IP for 802.11a system is designed and verified.

• 정보학연구
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• 제5권1호
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• pp.69-77
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• 2002

블루투스는 차세대 근거리 무선통신 기술로 각광받고 있으며, 프로토콜 스택은 블루투스 응용 시스템을 위한 다양한 서비스를 제공한다 블루투스 규격은 개방된 세계적인 규격으로 완전한 시스템을 정의하고 있지만 프로토콜 스택은 개발자에 따라 다른 방법으로 하드웨어와 소프트웨어의 역할을 기능성 중심으로 독자적으로 분할하여 설계 및 구현이 가능하다. 이는 프로토콜 스택의 기능적인 면에서 두 계층에서의 구현 방법이 다르다는 것을 의미한다. 본 논문에서는 프로토콜 스택 개발의 첫 단계로 소프트웨어 계층의 최하위 계층인 HCI 계층의 개발에 중점을 두었다. 그 결과로서 HCI 계층의 기능적 역할 분담과 흐름제어 기능 및 패킷들 사이의 관계를 설계 및 구현하였다. 실험결과는 다른 블루투스 장치들과의 연결 과정을 보여주고 있으며, 이것은 블루투스 모듈 사이에서의 데이터 통신이 적절한 운영을 하고 있음을 증명한다.

• 한국멀티미디어학회논문지
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• 제12권5호
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• pp.617-632
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• 2009

본 논문에서는 네트워크 포로토콜의 기능 명세를 소프트웨어 및 하드웨어 태스크로 분할한 후에 태스크 단위에서 조립형 재구성이 가능한 네트워크 프로토콜 스택의 설계 기법을 제안하였다. 또한 네트워크 기능을 사용하는 실시간 응용 서비스의 마감시한을 보장하기 위하여 개별 태스크의 마감시한을 보장함과 동시에 각 태스크 간에 교환되는 메시지의 마감시한을 보장하는 기법을 제안하였다. 제안한 기법은 네트워크 프로토콜의 기능을 태스크 단위로 분할한 후에 조립형 재구성이 가능한 소프트웨어 및 하드웨어 기반의 네트워크 프로토콜 태스크로 설게 및 구현할 수 있다. 또한 제아한 실시간 메시지 교환 기법은 마감시한 내에 메시지의 처리를 완료해야 하는 멀티미디어 응용 서비스의 실시간 속성을 만족시킬 수 있다. 본 논문에서는 TCP/IP 프로토콜을 태스크 단위로 분할하여 SoC(System-on-chip) 플랫폼에서 각각 하드웨어 및 소프트웨어 태스크로 구현한 후에 제안한 기법의 성능을 분석한 결과, 응용 서비스가 요구하는 실시간성 만족도를 제공함과 동시에 TCP/IP 프로토콜의 처리 성능도 향상되었음을 확인하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 가을 학술발표논문집 Vol.27 No.2 (3)
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• pp.21-23
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• 2000

본 논문에서는 통합설계에서 시간제약하의 최소비용 시스템 구현을 위한 분할의 최적해 탐색을 위한 ILP형식을 정의하고 실험에 의해 결과를 평가한다. 분할 문제는 각 노드의 하드웨어 소프트웨어 파티션 선택과 소프트웨어 실행을 위한 대상 노드의 스케쥴링 문제가 함께 고려되어야 한다. 본 논문에서는 분할 단계에서 스케쥴링을 함께 고려하는 ILP형 정의를 위해 ASAP과 ALAP 스케쥴에 의해 유도되는 모빌리티와 시간 제약 조건, 종속성 제약 조건을 형식화하고, 목적함수인 최소 시스템 설계 비용 탐색을 위한 형을 정의한다. 정의된 형에 의한 ILP 구현은 다양한 벤치마크 검증에 의해 최적의 해를 결과로 보인다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2001년도 추계학술발표논문집 (상)
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• pp.689-692
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• 2001

본 논문에서는 주어진 제약조건을 만족하며 저비용 고효율의 목적물 합성을 위하여 어느 부분을 하드웨어로 또는 소프트웨어로 구현할 것인지를 결정하는 분할 알고리즘을 제안한다. 논문[6]에서 제시한 시뮬레이티드 어닐링의 후보자 선택은 랜덤한 방식에 의해 노드의 이동이 이루어지기 때문에 중복된 후보자의 선택으로 인하여 시간이 오래 걸리는 단점이 있다. 이러한 단점을 극복하기 위해, 본 논문에서는 비용 함수를 구성하는 변수들 중에서 시스템 실행시간과 구현 비용에 영향을 미칠 수 있는 부분들을 고려해 후보자를 선택하도록 하여 최적해 탐색을 위한 분할 알고리즘의 실행 시간을 단축시켰다. 실험 결과는 대상 노드가 많아질수록 기존의 방법보다 빠른 시간에 최적의 해를 탐색한다.

• ETRI Journal
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• 제22권1호
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• pp.20-29
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• 2000

In this paper, we present a design of video and audio single chip encoder/decoder for portable multimedia application. The single-chip called as video audio signal processor (VASP) consists of a video signal processing block and an audio single processing block. This chip has mixed hardware/software architecture to combine performance and flexibility. We designed the chip by partitioning between video and audio block. The video signal processing block was designed to implement hardware solution of pixel input/output, full pixel motion estimation, half pixel motion estimation, discrete cosine transform, quantization, run length coding, host interface, and 16 bits RISC type internal controller. The audio signal processing block is implemented with software solution using a 16 bits fixed point DSP. This chip contains 142,300 gates, 22 Kbits FIFO, 107 kbits SRAM, and 556 kbits ROM, and the chip size is $9.02mm{\times}9.06mm$ which is fabricated using 0.5 micron 3-layer metal CMOS technology.

• 한국산학기술학회논문지
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• 제10권7호
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• pp.1480-1483
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• 2009

본 논문에서는 H.264 및 AVC 디코더를 ARM-Excalibur를 이용하여 하드웨어(HW:Hardware)와 소프트웨어 (SW:Software)로 병행설계(co-design)하는 방법에 대해서 제안한다. 내장형 프로세서, 메모리, 주변장치 및 논리 회로들을 하나의 칩으로 집적한 SoC(System On-a-Chip)를 하드웨어와 소프트웨어로 분할하여 병행 설계(co-design)하는 방식이 새로운 설계 방법으로 대두되고 있다. 최적화된 분할 방법을 찾는 것이 매우 어렵기 때문에 설계 초기단계에서 빠르게 검증할 필요가 있는데 본 논문에서는 H.264 및 AVC 디코더를 알테라사의 ARM-Excalibur라는 칩을 이용하여 효율적으로 병행 설계하였으며 시스템의 동작속도가 크게 향상되는 것을 확인할 수 있었다.