• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2001년도 추계학술발표논문집 (상)
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• pp.623-626
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• 2001

최근 휴대폰단말기, PDA 와 같은 내장형시스템에 필수적으로 사용되고 있는 SoC(System On a Chip)에 대한 설계에서는 HW/SW 동시설계를 통한 설계생산성 향상이 필수적이다. 이에 따라서 설계검증에서도 HW/SW 통합검증의 중요성이 매우 커지고 있다. 본 논문에서는 이와 같이 내장형시스템을 위한 HW/SW 통합검증을 효율적으로 수행 할 수 있는 방법들인 co-simulation 과 co-emulation 및 co-prototyping 에 대하여 이들 방법들의 장단점과 더불어 이들을 통합한 새로운 검증방법인 집적 동시-검증(integrated co-verification) 기법에 대하여 논하기로 한다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제8권3호
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• pp.261-267
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• 2002

SOC(System On a Chip)에 대한 설계에서 설계 생산성을 향상시키기 위해서 가장 시급히 해결해야 할 과제가 하드웨어뿐만 아니라 소프트웨어가지도 함께 동시검증(co-verification)하여야 함으로서 설계검증에 과도하게 투입되는 비용과 시간을 줄이는 것이다. 본 논문에서는 이러한 설계검증 생산성을 효과적으로 높이기 위한 방법으로 HW/SW 동시검증을 수행할 수 있는 대표적인 두 방법들인 동시-시뮬레이션(co-simulation)과 동시-에뮬레이션(co-emulation)을 강하게 결합한 새로운 검증 방법인 집적 동시검증(integrated co-verification) 방법을 제안하였다. 또한, 상용화된 동시검증 툴인 Seamless CVE와 물리적 프로토타이핑 보드를 함께 사용하여 구성한 ARM/AMBA 플랫폼 기반의 집적 동시검증 환경을 직접 구성하고, 이를 이용하여 제안된 검증기법의 유용성을 실험적으로 확인하였다.

• 융합신호처리학회논문지
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• 제10권4호
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• pp.274-279
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• 2009

시스템수준 설계방법론에서 널리 사용하고 있는 설계흐름도는 시스템명세, 시스템수준의 HW/SW 분할, HW/SW 통합설계, 가상 또는 물리적 프로토타입을 이용한 통합검증, 시스템통합으로 구성된다. 본 논문에서는 SystemVerilog와 SystemC를 기반으로 하여 신속한 기능검증이 가능한 native-code 통합검증환경과 클럭수준 검증까지 가능한 계층화 통합검증환경을 각각 구현하였다. Native-code 통합검증환경은 시스템수준 설계언어인 SystemC를 이용하여 HW/SW 분할단계를 수행한 후, SoC 설계의 HW부분과 SW부분을 각각 SystemVerilog와 SystemC로 모델링하여 상호작용을 하나의 시뮬레이션 프로세스로 검증한다. 계층화된 SystemVerilog 테스트벤치는 임의의 테스트벡터를 생성하여 DUT의 모서리 시험을 포함하는 검증환경으로 본 논문에서는 SystemC를 도입하여 다중 상속을 가지는 통합검증환경의 구성요소를 먼저 설계한 후, SystemVerilog DPI와 ModelSim 매크로를 이용하여 SystemVerilog 테스트벤치와 결합된 통합검증환경을 설계한다. 다중 상속은 여러 기초클래스를 결합한 새로운 클래스를 정의하여 코드의 재사용성을 높이는 장점을 가지므로, 본 논문의 SystemC를 도입한 통합검증환경 설계는 검증된 기존의 코드를 재사용할 수 있는 이점을 가진다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.396-399
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• 1999

In this paper, the efficient HW/SW co-simulation method which selects the ISA model dynamically is proposed. Because the ISA models with only fixed accuracy have been used in previous co-simulation environment, it may result in bad performance in speed or accuracy. In the proposed method, the cycle accurate ISA model is used in the case that the states of the detailed system are to be inspected. In other case, instruction-based model is executed in order to accelerate the simulation speed. The proposed dynamic model selection can be done by setting the conversion point in the application code before the simulation starts. The experiment on the embedded RISC processor have been performed, and its result shows that the proposed method is more efficient than the case of using fixed ISA model.

• 대한전자공학회논문지SD
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• 제43권7호
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• pp.38-49
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• 2006

본 논문에서는 SoC를 검증 및 테스트하기 위한 새로운 개념의 칩을 제안하고 이를 SwToC(System with Test on a Chip)라 명명한다. SwToC는 SoC의 임베디드 프로세서에 재구성 가능한 로직을 추가하여 칩의 물리적인 결함을 테스트할 수 있을 뿐만 아니라 기존의 기법으로는 수행이 어려웠던 테스트 단계에서의 디자인 검증이 가능하도록 한 칩을 말한다. 제안한 개념의 칩은 고속 검증이 가능하며 테스트를 위해 많은 비용이 소모되는 ATE 가 불필요한 장점을 갖고 있다. 제안한 칩의 디자인 검증 및 테스트 기능을 평가하기 위하여 임베디드 프로세서가 내장된 상용 FPGA를 이용하여 SwToC를 구현하였으며, 구현 결과 제안한 칩의 실현 가능성을 확인하였고 적은 비용의 단말기를 통한 테스트가 가능함은 물론 기존의 검증기법에 비해 고속 검증이 가능함을 확인하였다.

• 대한전자공학회논문지TC
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• 제42권1호`
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• pp.49-60
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• 2005

유무선 기간 망에서 사용되어 지는 Core Network System간 연동 부분의 Back Bone이 NO.7 Protocol이다. 그래서 유선망에서 기본적인 중계 ISUP이나, 지능망 INAP 처리, 그리고 이동망에서 각 Network Element System간 연동되는 MAP 연동 방식이 NO.7 방식을 사용하고 있다. 따라서 이 NO.7을 이용하는 Core Network에서 운영 중에 장애가 발생하거나, 기존에 인지되지 않고 지나온 문제점들을 최단시간에 감지하여 도출할 수 있는 시스템이 필요로 되었다. 본 논문에서는 Core Network 에서 사용되는 NO.7 Signaling 방식에 대해 더욱 신뢰성을 확보하고, 장애 발생 여부 등을 분석할 수 있도록 하기 위하여 NO.7 Signaling Message들을 추출하여 Core Network 시스템의 기능 및 성능을 분석하고 Report를 작성할 수 있는 NO.7 Protocol 분석 측정 시스템을 고안하였다. 이 시스템은 NO.7 Signaling을 담당하는 Core Network 시스템의 NO.7 HW Module 에 연결하여 Monitoring만 수행하고, 어떤 시나리오에 대한 Emulator 기능이나 Simulation 기능은 제공하지 않는다. 이 시스템은 현재 NO.7 MTP, ISUP, INAP, 그리고 MAP 에 대해 측정 및 분석기능을 수행하도록 하였고, 여러 유무선 기간 망 사업자에 제공하여 SW 및 HW 적인 면 그리고 운영적인면 등에서 여러 가지 문제들을 확인하여 교정할 수 있었다. 향후에는 이외에 BSC-MSC 연동되어 지는 A-Interface 등과 같은 기능도 제공함으로써 NO.7 Protocol 전반적인 분석과 동시에 Core Network 시스템에 효율적인 운영을 도모할 수 있다.

• Journal of information and communication convergence engineering
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• 제6권4호
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• pp.376-382
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• 2008

Developing highly cost-efficient and reliable embedded systems demands hardware/software co-design and co-simulation due to fast TTM and verification issues. So, it is essential that Platform-Based SoC design methodology be used for enhanced reusability. This paper addresses a reusable SoC platform based on OpenCores soft processor with reconfigurable architectures for hardware/software codesign methodology. The platform includes a OpenRISC microprocessor, some basic peripherals and WISHBONE bus and it uses the set of development environment including compiler, assembler, and debugger. The platform is very flexible due to easy configuration through a system configuration file and is reliable because all designed SoC and IPs are verified in the various test environments. Also the platform is prototyped using the Xilinx Spartan3 FPGA development board and is implemented to a single chip using the Magnachip cell library based on $0.18{\mu}m$ 1-poly 6-metal technology.