• 정보처리학회논문지A
• /
• 제15A권1호
• /
• pp.61-68
• /
• 2008

본 논문에서는 MPEG-2, MPEG-4, H.264/AVC 및 VC-1 코덱 표준을 동시에 지원하는 멀티 포맷 비디오 복호기 (MFD)의 설계 방법을 제안한다. 제안하는 MFD는 디지털-TV SoC 에 필요한 고사양의 고화질급 비디오 처리를 목표로 하였다. 리스크 프로세서, 온칩 메모리 및 주변 회로 등의 크기가 큰 공용 자원들을 공유하여 크기를 최소화 하였다. 또한, 코덱 별로 추가 및 제거가 용이한 분리 가능한 구조를 사용하였다. 이러한 구조는 이미 설계되고 검증된 코덱의 안정성의 유지를 용이하게 해준다. 설계된 MFD는 65nm 공정에서 크기가 약 2.4M 게이트 이며, 동작속도는 225MHz이다. 본 논문에서 제안한 MFD는 현재까지 알려진 MFD 중 최고 성능인 고화질급(1080p@30fps) 이상의 비디오 디코딩을 지원하며, 가장 많은 종류의 비디오 코덱 표준을 지원한다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제9권4호
• /
• pp.187-191
• /
• 2009

This paper proposes a high-performance architecture of the H.264 intra prediction circuit. The proposed architecture uses the 4-input and 2-input common computation units and common registers for fast and efficient prediction operations. It avoids excessive power consumption by the efficient control of the external and internal memories. The implemented circuit based on the proposed architecture can process more than 60 HD ($1,920{\times}1,088$) image frames per second at the maximum operating frequency of 101 MHz by using 130 nm standard cell library.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2008년도 하계종합학술대회
• /
• pp.399-400
• /
• 2008

This paper presents a new architecture of unified IP/IT/IQ/MC circuit for H.264 decoder based on operation sharing and efficient scheduling. The resultant circuit based on the proposed architecture uses only 12 adders and 1 multiplier. We further reduced the circuit size by sharing buffers. Our circuit consists of 47,810 gates and operates at the maximum operating frequency of 117MHz with 130nm standard cells.

• 대한전자공학회논문지SD
• /
• 제45권9호
• /
• pp.103-109
• /
• 2008

본 논문은 H.264 디코더용 인트라 예측 회로 구조와 설계를 제시한다. H.264의 인트라 예측에는 총 17개의 예측 모드, 즉 루마 $4\times4$ 블록을 위한 9개의 예측 모드, 루마 $16\times16$ 블록을 위한 4개의 예측 모드, 크로마 $8\times8$ 블록을 위한 4개의 예측 모드가 있다 모든 예측 모드에서 공통된 연산들을 추출하여 이들을 수행하기 위한 공통연산부를 정의하였다. 모든 예측 모드에서 이 연산부를 공유하는 제안된 회로 구조는 설계 측면에서 체계적이고 회로 크기 측면에서 효율적이다.

• 대한전자공학회논문지SD
• /
• 제47권5호
• /
• pp.24-30
• /
• 2010

본 논문에서는 H.264/AVC에서 압축 성능을 높이기 위해 사용된 기법중 하나인 인트라 예측에 대해 기술하고 인트라 예측 모드 연산을 효율적으로 수행하기 위한 인트라 예측기의 구조를 제안한다. 제안하는 인트라 예측기는 공통 연산기, 전처리 연산기, 인트라 예측 컨트롤러, 내부 메모리, 레지스터 컨트롤러로 구성된다. 공통 연산기와 전처리 연산기를 사용하여 연산량을 줄이고, 내부 메모리와 레지스터를 사용하여 외부 메모리와의 접근을 최소화 하였다. 제안한 인트라 예측기는 Verilog-HDL을 이용하여 설계하였으며, YUV 파일을 부호화 한 테스트 벡터를 이용하여 검증하였다. 설계된 인트라 예측기는 주로 핸드폰과 같은 휴대용 단말기에 사용하는 베이스라인 프로파일에 속하며 영상크기는 $176{\times}144$ 픽셀이다. 제안한 인트라 예측기의 예측 수행 사이클의 비교 분석 결과 기존에 비해 평균 약 60%의 향상된 결과를 얻었다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2006년도 하계종합학술대회
• /
• pp.729-730
• /
• 2006

multimedia applications has been targeted for exploiting single instruction multiple data extensions to instruction architectures for the most of the modern microprocessor. In this paper, the newest video coding standard, H.264/AVC baseline profile decoder has been implemented and optimized exploiting INTEL MMX technology to show the overall system speedup by the SIMD style coding

• 전자공학회논문지CI
• /
• 제45권2호
• /
• pp.26-32
• /
• 2008

동영상 압축 기술은 오랜 기간 동안 연구되었으며 H.264/AVC는 최근에 사용되고 있는 동영상 압축 표준 중 가장 효율적인 동영상 압축 표준으로 알려져 있다. H.264/AVC의 베이스 프로파일에서는 무손실 압축과정으로 기존의 VLC(Variable Length Coding) 방식 대신에 압축 효율을 향상시킨 CAVLC(Context-Adaptive Variable Length Coding)라는 압축 방식을 사용한다. CAVLC 복호기는 기존의 VLC 보다 많은 VLC 표가 필요하기 때문에 하드웨어로 구현하기에는 많은 면적을 요구하게 되며 소프트웨어로 구현 시에는 표 탐색에 의해서 성능이 저하된다. 본 논문에서는 이러한 CAVLC 복호기의 소프트웨어에서의 성능 저하를 막기 위해서 VLC 표를 계층적으로 집단화하여 코드만으로 주소를 정하고 정해진 VLC 표를 한번만 참조하여 성능을 향상시키는 방법을 제안한다. 제안된 알고리즘은 C 언어로 모델링하였으며 ARM ADS1.2에서 컴파일하고 ARM9TDMI 프로세서 시스템을 Armulator를 이용하여 시뮬레이션하였다. 실험 결과, H.264/AVC 표준 참조 프로그램인 JM(Joint Model) 10.2 보다 약 80%의 수행 시간 단축을 보였으며 최근 논문에서의 산술연산 알고리즘보다 15%의 성능 향상을 보였다.

• 한국산학기술학회논문지
• /
• 제10권12호
• /
• pp.3653-3659
• /
• 2009

본 논문에서는 H.264/AVC 베이스라인 프로파일 디코더 설계에서 병목현상을 일으키는 주요 부분인 인터 예측 성능 개선을 위한 효율적인 하드웨어 구조를 제안한다. H.264/AVC 디코더는 다양한 블록 모드를 지원하지만 레퍼런스 소프트웨어에서는 중복 픽셀에 대해 제거 하지 않고 항상 $4{\times}4$ 블록에 대하여 최소 $4{\times}4$, 최대 $9{\times}9$ 참조 블록을 패치한다. 기존의 Nova에서는 이를 해결하기 위하여 $8{\times}8$ 블록 모드와 $4{\times}4$ 블록 모드를 고려하였다. 블록 모드가 $8{\times}8$ 사이즈보다 크거나 같을 경우 여러 $8{\times}8$ 블록으로 나누어서 그에 대한 $13{\times}13$ 레퍼런스 블록을 패치 하고 $8{\times}8$ 블록 보다 작을 경우 여러 개의 $4{\times}4$ 블록으로 나누어 그에 대한 $9{\times}9$ 레퍼런스 블록을 패치하여 중복픽셀을 제거함으로써 사이클 수를 감소시켜 레퍼런스 소프트웨어에 비해 최대 41.5%, 최소 28.2%의 성능을 향상시켰다. 본 논문에서는 성능 향상을 위하여 $8{\times}8$과 $4{\times}4$ 블록 모드 뿐만 아니라 다양한 레퍼런스 블록 패치를 진행하여 중복픽셀을 제거하고 메모리 패치 사이클 수를 줄여 기존 설계에 비해 최대 18.6%의 참조 블록 패치 사이클 수를 감소시켰다.

• 정보와 통신
• /
• 제25권12호
• /
• pp.10-18
• /
• 2008

In this paper, we present a low-power design of H.264 codec based on dedicated hardware and software solution on EMP(ETRI Multi-core platform). The dedicated hardware scheme has reducing computation using motion estimation skip and reducing memory access for motion estimation. The design reduces data transfer load to 66% compared to conventional method. The gate count of H.264 encoder and the performance is about 455k and 43Mhz@30fps with D1(720x480) for H.264 encoder. The software solution is with ASIP(Application Specific Instruction Processor) that it is SIMD(Single Instruction Multiple Data), Dual Issue VLIW(Very Long Instruction Word) core, specified register file for SIMD, internal memory and data memory access for memory controller, 6 step pipeline, and 32 bits bus width. Performance and gate count is 400MHz@30fps with CIF(Common Intermediated format) and about 100k per core for H.264 decoder.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제11권1호
• /
• pp.33-39
• /
• 2011

H.264 decoders usually have pipeline architecture by a macroblock or a 4 ${\times}$ 4 sub-block. The period of the pipeline is usually fixed to guarantee the operation in the worst case which results in many idle cycles and higher data bandwidth. Adaptive pipeline architecture for H.264 decoders has been proposed for efficient decoding and lower the requirement of the bandwidth for the memory bus. However, it requires a controller for the adaptive priority control to utilize the advantage. We propose a smart bus arbiter that replaces the controller. It is introduced to adjust the priority adaptively the QoS (Quality of Service) control of the decoding process. The smart arbiter can be integrated the arbiter of bus systems and it works when certain conditions are met so that it does not affect the original functions of the arbiter. An H.264 decoder using the proposed architecture is designed and implemented to verify the operation using an FPGA.