• 대한전자공학회논문지SD
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• 제46권8호
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• pp.53-60
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• 2009

로그 수체계 기반의 저전력/저면적 128점 FFT 프로세서를 수체계 변환 오차와 하드웨어 최소화 방법을 적용하여 설계하였다. FFT 프로세서의 핵심 연산인 복소수 승산과 가/갑산 연산을 기존의 2의 보수 수체계 대신 로그 수체계를 적용하여 가산기와 look-up table (LUT)로 구현하였으며, 이를 통하여 2의 보수 수체계 기반의 FFT 프로세서에 비해 약 21%의 게이트와 16%의 메모리를 감소시켰으며, 약 18%의 소비전력 감소가 얻어졌다. 설계된 LNS기 반 FFT 프로세서를 0.35 ${\mu}m$ CMOS 표준 셀로 합성한 결과, 33,910개의 게이트와 2,880 비트의 메모리로 구현되었으며, 60 MHz@2.5V로 동작하여 128점 FFT 연산에 2.13 ${\mu}s$ 가 소요되며, 평균 40.7 dB의 SQNR 성능을 갖는다.

• 한국전기전자재료학회논문지
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• 제23권9호
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• pp.676-680
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• 2010

In this paper, Fin-type silicon-oxide-nitride-oxide-silicon (SONOS) flash memory are fabricated and the electrical characteristics are analyzed. Compared to the planar-type SONOS devices, Fin-type SONOS devices show good short channel effect (SCE) immunity due to the enhanced gate controllability. In memory characteristics such as program/erase speed, endurance and data retention, Fin-type SONOS flash memory are also superior to those of conventional planar-type. In addition, Fin-type SONOS device shows improved SCE immunity in accordance with the decrease of Fin width. This is known to be due to the fully depleted mode operation as the Fin width decreases. In Fin-type, however, the memory characteristic improvement is not shown in narrower Fin width. This is thought to be caused by the Fin structure where the electric field of Fin top can interference with the Fin side electric field and be lowered.

• 방송공학회논문지
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• 제21권6호
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• pp.944-956
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• 2016

본 논문에서는 블록 기반으로 홀로그램을 생성할 수 있는 하드웨어의 구조를 제안하고, ASIC (application specific integrated circuit) 환경을 이용하여 VLSI(very large scaled integrated circuit) 회로로 구현하였다. 제안한 하드웨어는 홀로그램 평면의 블록 단위로 병렬 연산을 수행할 수 있는 구조를 가지고 있다. 한 객체 포인트에 대한 홀로그램 블록의 영향을 독립적으로 연산한 후에 모든 객체 포인트에 대한 결과를 누적하여 홀로그램을 생성하였다. 이러한 구조를 통해서 다양한 크기의 홀로그램을 하드웨어를 이용하여 생성할 수 있으면서 최소의 메모리 접근량을 사용하면서 실시간으로 동작이 가능하도록 하였다. 제안한 하드웨어는 Magna chip의 Hynix 0.18μm CMOS 라이브러리를 이용하여 구현되었고, 실수항과 복소항의 복소 홀로그램을 생성할 수 있다. 제안한 하드웨어는 최대 200MHz에서 안정적으로 동작할 수 있고, 약 876,608개의 게이트 수로 구현되었다.

• 센서학회지
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• 제10권3호
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• pp.173-179
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• 2001

현재 사용되어지는 반도체형 압력센서에는 압저항형과 용량형이 있다. 특히 반도체 마이크로 압력센서는 크기도 작고 신호처리회로를 동일칩 위에 집적화 할 수 있어 많은 관심을 모아왔다. 그러나 이러한 형태의 센서들은 제조공정이 복잡해서 생산성이 낮다. 기존의 센서들이 가지는 단점들을 극복하기 위해 새로운 형태의 FET형 압력센서(PSFET : pressure sensitive field effect transistor)를 제안하고 그 동작특성을 조사하였다. 압력 감지 물질은 PZT(Pb(Zr,Ti)$O_3$)를 사용하였다. RF 마그네트론 스퍼터링법을 사용하여 MOSFET의 게이트 절연막 위에 PZT 압전 박막을 증착하였다. PZT의 안정적 상태인 perovskite 구조를 형성하기 위하여 PbO 분위기에서 열처리하는 기법을 도입하였다. 제작된 PSFET의 감도는 0.38 mV/mmHg이다.

• 한국콘텐츠학회논문지
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• 제10권6호
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• pp.72-79
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• 2010

본 논문에서는 32bit 비동기 임베디드 프로세서용 쓰기 버퍼 기능을 갖는 데이터 캐시 구조를 제안하고 성능을 검증하였다. 데이터 캐시는 비동기 시스템에서 메인 메모리 장치와 프로세서 사이의 데이터 처리속도 향상을 목적으로 한다. 제안된 데이터 캐시의 메모리 크기는 8KB, 매핑 방식으로는 4 words(16byte)의 라인 크기를 가지며, 사상 기법으로는 4 way set associative, 교체 알고리즘으로는 pusedo LRU방식을 사용하였으며, 쓰기 정책을 위한 dirty 레지스터와 쓰기 버퍼를 적용시켰다. 설계한 데이터 캐시는 $0.13-{\mu}m$ CMOS공정으로 합성하였으며, MI벤치마크 검증 결과 평균 히트율은 94%이고 처리 속도가 46% 향상되었다.

• 한국멀티미디어학회논문지
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• 제15권3호
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• pp.408-416
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• 2012

최근에 문화콘텐츠에 대한 관심이 높아지면서 문화적 가치가 높은 고건축에 대한 3차원 복원이 활발하게 이루어지고 있으며 최근에는 새로운 IT기술과 장비를 활용하여 디지털 복원작업이 이루어지고 있다. 3D 스캐너를 이용한 3차원 복원방식은 외관에 관한 매우 정교한 데이터를 확보할 수 있지만 대용량의 데이터를 처리해야 하고 목가구에 대한 세부 정보의 부재로 인해 디지털 콘텐츠로 활용하는데 제약이 따른다. 우리나라의 전통 목조건축은 특성상 연결부재의 사용과 이들간의 결구방식이나 축조방법은 그 시대의 건축문화를 알아보는 중요한 자료이다. 따라서 본 연구에서는 목가구 방식에 의한 설계 도구를 개발하여 3차원 디지털복원은 물론, 기존의 방법에서 간과되었던 결구방식이나 축조방법에 대한 유용한 정보를 실시간으로 한 눈에 보여줄 수 있는 콘텐츠를 제작할 수 있는 새로운 방식의 3D 복원방법을 제안한다.

• 한국반도체및디스플레이장비학회:학술대회논문집
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• 한국반도체및디스플레이장비학회 2007년도 춘계학술대회
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• pp.193-198
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• 2007

The NiSi is very promising candidate for the metallization in 60nm CMOS process such as FUSI(fully silicided) gate and source/drain contact because it exhibits non-size dependent resistance, low silicon consumption and mid-gap workfunction. Ni film was first deposited by using ALD (atomic layer deposition) technique with Bis-Ni precursor and $H_2$ reactant gas at $220^{\circ}C$ with deposition rate of $1.25{\AA}/cycle$. The as-deposited Ni film exhibited a sheet resistance of $5{\Omega}/{\square}$. RTP (repaid thermal process) was then performed by varying temperature from $400^{\circ}C$ to $900^{\circ}C$ in $N_2$ ambient for the formation of NiSi. The process window temperature for the formation of low-resistance NiSi was estimated from $600^{\circ}C$ to $800^{\circ}C$ and from $700^{\circ}C$ to $800^{\circ}C$ with and without Ti capping layer. The respective sheet resistance of the films was changed to $2.5{\Omega}/{\square}$ and $3{\Omega}/{\square}$ after silicidation. This is because Ti capping layer increases reaction between Ni and Si and suppresses the oxidation and impurity incorporation into Ni film during silicidation process. The NiSi films were treated by additional thermal stress in a resistively heated furnace for test of thermal stability, showing that the film heat-treated at $800^{\circ}C$ was more stable than that at $700^{\circ}C$ due to better crystallinity.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2005년도 ICCAS
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• pp.1417-1422
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• 2005

Among the sensors mainly used for displacement measurement, there are a linear CCD(Charge Coupled Device) and a PSD(Position Sensitive Detector) as a non-contact type. Their structures are different very much, which means that the signal processing of both sensors should be applied in the different ways. Most of the displacement measurement systems to get the 3-D shape profile of an object using a linear CCD are a computer-based system. It means that all of algorithms and mathematical operations are performed through a computer program to measure the displacement. However, in this paper, the developed system has microprocessor and other digital components that make the system measure the displacement of an object without a computer. The thing different from the previous system is that AVR microprocessor and FPGA(Field Programmable Gate Array) technology, and a comparator is used to play the role of an A/D(Analog to Digital) converter. Furthermore, an ATC(Automatic Threshold Control) algorithm is applied to find the highest pixel data that has the real displacement information. According to the size of the light circle incident on the surface of the CCD, the threshold value to remove the noise and useless data is changed by the operation of AVR microprocessor. The total system consists of FPGA, AVR microprocessor, and the comparator. The developed system has the improvement and shows the better performance than the system not using the ATC algorithm for displacement measurement.

• 한국전자파학회논문지
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• 제28권5호
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• pp.430-433
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• 2017

본 논문은 0.25 um GaN HEMT 공정을 이용하여 S/C/X-대역에서 저항 피드백 구조의 저잡음 증폭기 MMIC에 관한 연구이다. GaN 소자는 높은 항복 전압과 에너지 밴드갭 그리고 고온에서 안정성을 갖는 고출력 소자로서 장점을 가진다. 따라서 높은 선형성을 가지는 GaN 소자를 이용한 수신기는 리미터 없이 구현할 수 있기 때문에 수신기의 잡음 지수가 개선되고, 수신기 모듈의 크기를 줄일 수 있다. 제안한 GaN 저잡음 증폭기 MMIC는 S/C/X-대역에서 15 dB 이상의 이득, 3 dB 이하의 잡음 지수, 13 dB 이상의 입력 반사 손실, 그리고 8 dB 이상의 출력 반사 손실을 가진다. GaN 저잡음 증폭기 MMIC는 드레인 전압 20 V, 게이트 전압 -3 V일 때, 70 mA의 전류를 소모한다.

• 한국항해항만학회지
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• 제42권3호
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• pp.207-216
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• 2018

컨테이너 터미널에서 한정된 공간에서 공 컨테이너를 선사별, 컨테이너 종류별로 구분하지 않고 혼적하여 보관하면 장치공간은 효율적으로 활용할 수 있지만 재취급이 증가하는 문제가 발생한다. 본 연구에서는 여러 가지 보관 전략에 따른 장치장에 공 컨테이너가 섞여 있는 상태와 반출 작업에 사용하는 야드 장비에 따라 재취급의 기대 횟수를 추정하는 수식을 유도하고 수치실험을 통하여 비교하였다. 인출비율과 수리비율 변화에 따른 기대 재취급 횟수 변화도 분석하였다. 그리고 장치 규모 변화에 따른 기대 재취급 횟수를 비교하고, 복수 선박의 컨테이너가 혼재된 상태에서 장치비율 및 인출비율 변화에 따른 기대 재취급 횟수를 분석하였다. 공 컨테이너 대상 기대 재취급 횟수를 고려한 효율적인 운영전략에 대한 연구가 필요하다.