• 전자공학회논문지A
• /
• 제29A권2호
• /
• pp.33-40
• /
• 1992

The design method of signal delay line system using indirect frequency synthesizer is presented. The variable signal delay line system with 2[nsec] step of delay time at center frequency 60[MHz], bandwidth 500[KHz] and range 5.24-5.81[x10S0-6Tsec] is designed and fabricated. The results were met with good characteristics to be variable delay time of average 2.01[nsec] per step.

• Journal of electromagnetic engineering and science
• /
• 제12권2호
• /
• pp.166-170
• /
• 2012

This paper presents a tunable composite right/left-handed (CRLH) delay line for a delay line discriminator that linearizes modulated frequency sweep in a frequency modulated continuous wave (FMCW) radar transmitter. The tunable delay line consists of 8 cascaded unit cells with series varactor diodes and shunt inductors. The reverse bias voltage of the varactor diode controlled the group delay through its junction capacitance. The measured results demonstrate a group delay of 8.12 ns and an insertion loss of 4.5 dB at 250 MHz, while a control voltage can be used to adjust the group delay by approximately 15 ns. A group delay per unit cell of approximately 1 ns was obtained, which is very large when compared with previously published results. This group delay can be used effectively in FMCW radar transmitters.

• 센서학회지
• /
• 제3권1호
• /
• pp.40-45
• /
• 1994

SAW 가스센서의 기판으로 $112^{\circ}$ rot. x-cut $LiTaO_{3}$ 기판을 사용하였고, 사진식각법으로 reference delay line과 sensing delay line으로 구성된 dual delay line SAW소자를 제작하였다. 각각의 IDT는 전극의 폭이 $10{\mu}m$이고, 10 개의 전극쌍을 갖는다. 각각 두개의 delay line 중에서 reference delay line은 감지막을 증착시키지 않고, sensing delay line은 유기물 반도체의 일종인 Pb-프탈로시아닌을 shadow mask로써 $10^{-5}$torr의 진공하에서 선택적으로 증착시켰다. 제작된 SAW소자로 rf amp.와 AGC(Auto Gain Control)를 사용하여 dual delay line oscillator를 만들었다. 이때 발진주파수는 $87{\sim}$89 MHz였다. 온도와 $NO_{2}$ 가스농도의 변화에 따른 발진주파수의 변화를 조사하였다.

• Current Optics and Photonics
• /
• 제2권1호
• /
• pp.34-38
• /
• 2018

An X-band microwave photonic (MWP) filter using switch-based fiber-optic delay lines has been proposed and experimentally demonstrated. It is composed of two electro-optic modulators (EOMs) and $2{\times}2$ optical MEMS-switch-based fiber-optic delay lines. By changing time-delay difference and coefficients of each wavelength signal by using fiber-optic delay lines and an electro-optic modulator, respectively, a bandpass filter or a notch filter can be implemented. For an X-band MWP filter with four channel elements, fiber-optic delay lines with the unit time-delay of 50 ps have been experimentally realized and the frequency responses corresponding to the time-delays has been measured. The measured frequency response error at center frequency and the time-delay difference error were 180 MHz at 10 GHz and 3.2 ps, respectively, when the fiber-optic delay line has the time-delay difference of 50 ps.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2012년도 추계학술대회
• /
• pp.259-262
• /
• 2012

본 논문에서는 125 MHz 동작 주파수에서 64개 위상의 클럭을 출력하는 지연 고정 루프 (DLL: delay-locked loop)을 제안한다. 제안된 다중 지연 고정 루프는 delay line의 선형성을 개선하기 위해 $4{\times}8$ matrix 구조의 delay line을 사용한다. CMOS multiplexer와 inverter-based interpolator를 이용하여 $4{\times}8$ matrix 기반의 delay line에서 출력된 32개 위상의 클럭으로부터 64개 위상의 클럭을 생성한다. 또한 DLL에서 harmonic lock을 방지하기 위해 클럭의 duty cycle ratio에 무관한 initial phase locking을 위한 회로가 제안된다. 제안된 지연 고정 루프는 1.8 V의 공급전압을 이용하는 $0.18-{\mu}m$ CMOS 공정에서 설계된다. 시뮬레이션된 DLL은 40 MHz에서 200 MHz의 동작 주파수 범위를 가진다. 125 MHz 동작 주파수에서 최악의 위상 오차와 jitter는 각각 +11/-12 ps와 6.58 ps이다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
• /
• pp.87-90
• /
• 2000

This paper describes a register-controlled symmetrical delay-locked-loop (DLL) using hybrid delay line for use in a high frequency double-data-rate DRAM. The proposed DLL uses a hybrid delay line which can cover two-step delays(coarse/fine delay) by one delay element. The DLL dissipate less power than a conventional dual-loop DLL which use a coarse and a fine delay element and control separately. Additionally, this DLL not only achieves small phase resolution compared to the conventional digital DLL's when it is locked but it also has a great simple delay line compared to a complex dual-loop DLL.

• Journal of the Optical Society of Korea
• /
• 제20권2호
• /
• pp.300-304
• /
• 2016

A dual loop optoelectronic oscillator (OEO) based on an acousto-optic modulator (AOM) for single mode operation with an acousto-optic delay line is demonstrated in this paper. When the OEO operates, the free spectral range is a function of the total loop length of the OEO, which is mainly dependent on the propagation time of the acoustic wave in the AOM. Due to the huge difference in the magnitude between the speed of light and the acoustic velocity in the AOM, the effective loop length converted to light-propagation length of the OEO increases to 3.8 km. With 150 MHz oscillation frequency, phase noise of -118 dBc/Hz at 10 kHz frequency offset, and -140 dBc/Hz at 200 kHz frequency offset, is achieved.

• 한국전자파학회논문지
• /
• 제27권1호
• /
• pp.42-49
• /
• 2016

본 논문에서는 지연 선로의 경로차를 이용하여 4~6 GHz의 연속파 신호를 감지하여 125 MHz의 해상도로 순시 주파수를 측정하는 순시 주파수 측정용 수신기를 설계 및 제작하였다. 수신기는 4 비트 지연 선로 구조를 가졌으며, 전력 분배기, 지연 선로, 전력 합성기, 전력 검파기, 비교기 등으로 구성되었다. 각각의 비트에 배정된 지연 선로의 주파수에 따른 경로 손실 차이를 보상하고, 전력 검파 특성의 주파수 의존성을 보정하기 위해 오프셋 전압 보상을 비교기에 적용하여 측정의 정확성을 향상시켰다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2003년도 추계종합학술대회
• /
• pp.394-397
• /
• 2003

최근의 system 내에서 동작속도가 급속히 증가함에 따라 단일 chip 내에서도 각부분의 clock 동기의 필요성이 요구되고 있다. 이러한 요구를 만족시키기 위해 PLL (Phase Locked Loop) 흑은 DLL (Delay Locked Loop)과 같은 clock를 동기 시켜 주는 회로가 사용되고 있다. PLL 내에서 주파수를 발생시키는 VCO (Voltage Controled Oscillator)는 jitter의 축적과 higher order system으로 인한 unstable한 특성과 설계하기 어렵다는 단점이 있다. 반면에 DLL에서 사용되는 VCDL (Voltage Controled Delay Line)은 first order system으로 동작이 stable하고 설계하기 쉬우며, no jitter의 장점을 가지고 있다. 본 연구에서는 기존의 VCDL의 단점을 개선하여 보다 안정적인 동작을 하는 VCDL을 제안하고자 한다.

• 한국정보통신학회논문지
• /
• 제17권1호
• /
• pp.137-144
• /
• 2013

125 MHz 동작 주파수에서 32개의 다중 위상의 클럭을 출력하는 지연 고정 루프(DLL: delay-locked loop)를 제안한다. 제안된 다중 위상 지연 고정루프는 delay line의 differential non-linearity (DNL)를 개선하기 위해 $4{\times}8$ matrix 구조의 delay line을 사용한다. 또한, $4{\times}8$ matrix delay line 입력 단의 네 지점에 공급되는 클럭의 위상을 보정함으로써 제안하는 지연 고정 루프의 integral non-linearity (INL)을 개선한다. 제안된 지연 고정 루프는 1.2 V의 공급전압을 이용하는 $0.11-{\mu}m$ CMOS 공정에서 제작하였다. 제작된 지연 고정 루프는 40 MHz에서 280 MHz의 동작 주파수 범위를 가지며, 125 MHz 동작 주파수에서 측정된 DNL과 INL은 각각 +0.14/-0.496 LSB, +0.46/-0.404 LSB이다. 입력 클럭의 peak-to-peak jitter가 12.9 ps일 때 출력 클럭의 측정된 peak-to-peak jitter는 30 ps이다. 제작된 고정 지연 루프의 면적과 전력 소모는 각각 $480{\times}550{\mu}m^2$과 9.6 mW이다.