• 대한전자공학회논문지SD
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• 제46권1호
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• pp.85-91
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• 2009

최근 LCD가 TV 시장에서 높은 점유율을 보이고 DMB, PMP 그리고 휴대폰과 같이 LCD를 디스플레이로 사용하는 휴대용 기기에서의 동영상 이용이 급격히 늘어나고 있다. LCD의 응답시간을 향상시킬 수 있는 방법의 하나로 Overdrive 기법이 있으나 프레임 메모리의 사용이 필수이기 때문에 메모리의 사용량이 많아진다. 본 논문에서는 Overdrive 기법에 사용되는 프레임 메모리 사용량을 줄이기 위하여 Color Conversion과 수정한 DWT-IDWT를 제안하였다. 이를 통해 화질의 큰 열화가 생기지 않으면서도 프레임 메모리의 사용량을 50%로 줄일 수 있었고, 기존의 방법과 비교하여 메모리 사용량의 약 15%를 더 줄일 수 있었다. 제안한 방법은 Xilinx FPGA로 구현하였고 메모리를 제외하고 2172개의 Slice가 사용되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.997-998
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• 2008

In this paper, we proposed a reduced memory overdrive architecture. Proposed overdrive architecture consists of 2D-DWT filter, BLI and Color Conversion block. For Frame Memory reduction we eliminated HH data in DWT-IDWT process and converted color space RGB into YCbCr. Consequently, we reduced Frame Memory about 50%.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2009년도 IWAIT
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• pp.258-262
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• 2009

In this paper, we propose an effective memory reduction algorithm to reduce the amount of reference frame buffer and memory bandwidth in video encoder and decoder. In general video codecs, decoded previous frames should be stored and referred to reduce temporal redundancy. Recently, reference frames are recompressed for memory efficiency and bandwidth reduction between a main processor and external memory. However, these algorithms could hurt coding efficiency. Several algorithms have been proposed to reduce the amount of reference memory with minimum quality degradation. They still suffer from quality degradation with fixed-bit allocation. In this paper, we propose an adaptive block-based min-max quantization that considers local characteristics of image. In the proposed algorithm, basic process unit is $8{\times}8$ for memory alignment and apply an adaptive quantization to each $4{\times}4$ block for minimizing quality degradation. We found that the proposed algorithm could improve approximately 37.5% in coding efficiency, compared with an existing memory reduction algorithm, at the same memory reduction rate.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.37-42
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• 2008

H.264/AVC 복호기에서는 인트라 예측기 뿐만 아니라 움직임 보상기, 디블럭킹 필터 등 각 IP들이 복호화를 위한 참조 영상 값들을 필요로 한다. 이들 IP들은 참조 영상을 읽어들이기 위하여 외부 메모리에 빈번하게 접근하는데, 이때문에 시스템 동작 속도도 낮아지고 전력 소모도 증가한다. 본 논문에서는 공통적이고 반복적인 블록의 재사용을 통하여 연산량을 줄이고 전력 소모 및 메모리 대역폭을 최소화하도록 외부 메모리를 사용하지 않는 움직임 보상기와 연계한 인트라 예측기를 제안하였다. 제안된 인트라 예측기는 기존에 비해 $45%\;{\sim}\;75%$ 가량 사이클 수를 감소시켰다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.933-936
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• 2005

Applications of LCD panel are getting more increased for motion-image applications. However, when the motion-images are displayed on LCD panels, they may be blurred due to slow response time of liquid crystal (LC). One of the solutions of the problem is overdrive technique. The technique has a lot of memory usage. In this paper, we propose a reduction method of the frame memory that is required for LCD overdrive. Proposed overdrive architecture consists of line-based lifting integer (5, 3) DWT filter for image data reduction and BLI (Bi-Linearly Interpolation) LUT for pixel value accelerating.

• 한국통신학회논문지
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• 제24권6B호
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• pp.1183-1190
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• 1999

본 논문에서는 MPEG-2 비디오 인코더를 ASIC 칩으로 구현할 때, 움직임추정기와 함께 대량의 하드웨어 영역을 차지하는 프레임메모리 인터페이스를 개선한 효율적인 구조를 제시한다. 이를 위해 비디오 인코더와 듀얼 뱅크를 가지는 외부 SDRAM 사이의 인터페이스를 효율적으로 처리할 수 있도록 메모리 맵을 구성하고 메모리 액세스 타이밍을 최적화하여 내부 메모리 크기와 인터페이스 로직을 줄였다. 본 설계에는 0.5 m, CMOS, TLM(Triple Layer Metal) 표준 셀 라이브러리가 사용되었으며, 하드웨어 설계 및 검증을 위해서 VHDL 시뮬레이터와 로직 합성툴이 사용되었고, 기능 검증을 위한 테스트 벡터 생성을 위해서, C 언어로 모델링한 하드웨어 에뮬레이터가 사용되었다. 개선된 프레임 메모리 인터페이스의 구조는 기존의 구조[2-3]에 비해 58% 정도의 면적이 감소했으며, 전체 비디오 인코더에 대해서는 24.3% 정도의 하드웨어 면적이 감소되어, 프레임메모리 인터페이스가 비디오 인코더 전체의 하드웨어 면적에 대단히 심각한 영향을 미친다는 것을 결과로 제시한다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2002년도 하계학술대회 논문집
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• pp.32-35
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• 2002

The work focuses on the development of a Cu lead-frame with a single-sided adhesive tape for cost reduction and reliability improvement of LOC (lead on chip) package products, which are widely used for the plastic-encapsulation of memory chips. Most of memory chips are assembled by the LOC packaging process where the top surface of the chip is directly attached to the area of the lead-frame with a double-sided adhesive tape. However, since the lower adhesive layer of the double-sided adhesive tape reveals the disparity in the coefficient of thermal expansion from the silicon chip by more than 20 times, it often causes thermal displacement-induced damage of the IC pattern on the active chip surface during the reliability test. So, in order to solve these problems, in the resent work, the double-sided adhesive tape is replaced by a single-sided adhesive tape. The single-sided adhesive tape does net include the lower adhesive layer but instead, uses adhesive materials, which are filled in clear holes of the base film, just for the attachment of the lead-frame to the top surface of the memory chip. Since thermal expansion of the adhesive materials can be accommodated by the base film, memory product packaged using the lead-flame with the single-sided adhesive tape is shown to have much improved reliability. Author allied this invention to the Korea Patent Office for a patent (4-2000-00097-9).

• Smart Structures and Systems
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• 제31권5호
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• pp.531-543
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• 2023

Base isolation is one of the most widely implemented and well-known technique to reduce structural vibration and damages during an earthquake. However, while the base-isolated structure reduces storey drift significantly, it also increases the base drifts causing many practical problems. This study proposes the use of Shape Memory Alloys (SMA) wires for the reduction in base drift while controlling the overall structure vibrations. A multi-degree-of-freedom (MDOF) structure along with base isolators and Shape-Memory-Alloys (SMA) wires in diagonal is tested experimentally and analytically. The isolation bearing considered in this study consists of laminates of steel and silicon rubber. The performance of the proposed structure is evaluated and studied under different loadings including harmonic loading and seismic excitation. To assess the seismic performance of the proposed structure, shake table tests are conducted on base-isolated MDOF frame structure incorporating SMA wires, which is subjected to incremental harmonic and historic seismic loadings. Root mean square acceleration, displacement and drift are analyzed and discussed in detail for each story. To better understand the structure response, the percentage reduction of displacement is also determined for each story. The result shows that the reduction in the response of the proposed structure is much better than conventional base-isolated structure.

• Smart Structures and Systems
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• 제25권3호
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• pp.311-322
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• 2020

This paper studies the influence of parameters of a novel SMA helical spring energy dissipation brace on the seismic resistance of a frame structure. The force-displacement relationship of the SMA springs is established mathematically based on a multilinear constitutive model of the SMA material. Four SMA helical springs are fabricated, and the force-displacement relationship curves of the SMA springs are obtained via tension tests. A numerical dynamic model of a two-floor frame with spring energy dissipation braces is constructed and evaluated via vibration table tests. Then, two spring parameters, namely, the ratio of the helical spring diameter to the wire diameter and the pre-stretch length, are selected to investigate their influences on the seismic responses of the frame structure. The simulation results demonstrate that the optimal ratio of the helical spring diameter to the wire diameter can be found to minimize the absolute acceleration and the relative displacement of the frame structure. Meanwhile, if the pre-stretch length is assigned a suitable value, excellent vibration reduction performance can be realized. Compared with the frame structure without braces, the frames with spring braces exhibit highly satisfactory seismic resistance performance under various earthquake waves. However, it is necessary to select an SMA spring with optimal parameters for realizing optimal vibration reduction performance.

• 한국통신학회논문지
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• 제24권12B호
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• pp.2424-2429
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• 1999

본 논문은 길쌈 부호화 (convolutional encoding) 및 인터리빙(interleaving) 기법을 사용하는 채널 부호기에 있어서 메모리 크기를 최소화한 설계 방법에 관한 것이다. 기존의 구현방식에서는 프레임 데이터를 보관하는 입력버퍼 RAM과 인터리빙을 위한 인터리버 RAM을 별도로 사용해야 한다. 본 논문에서는 메모리 크기가 큰 인터리버 RAM을 사용하는 대신 입력버퍼 RAM 1개를 추가로 사용하여 길쌈 부호화 및 인터리빙을 동시에 처리할 수 있는 새로운 채널 부호기 설계 방법을 제안하였다. 이 설계 방법을 여러 디지털 이동통신 모뎀의 채널 부호기에 적용한 결과 기존 설계 방식에 비해 33% ∼60%의 메모리 크기 감소 효과가 있었으며, 프레임 데이터 수신 시 처리 절차가 간편해지고 타이밍 마진을 늘일 수 있는 장점이 있었다.