• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제5권9호
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• pp.275-284
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• 2016

원자력분야에서 사용되는 안전관련 소프트웨어는 계획단계부터 설치단계까지의 전 생명주기 공정을 통해 개발과 확인검증, 안전성 분석, 그리고 품질보증 활동을 수행해 소프트웨어의 안전성을 보장하고 있다. 그러나 이러한 개발과 검증공정을 통한 평가는 시간과 비용을 많이 필요로 한다. 또한, 소프트웨어의 품질을 향상시키기 위해 다양한 활동을 수행했다고 주장하지만, 어느 정도의 품질이 향상되었는지 확인하기에는 한계가 있다. 이러한 한계를 극복하기 위해서 정량적인 평가를 수행할 수 있는 소프트웨어 신뢰도 계산 방법을 제안한다. 특히, 소프트웨어가 사용하는 메모리 공간에 고장을 주입하여 소프트웨어의 고장을 모사하고, 주입된 고장에 가중치를 부여하여 고장 민감도에 차이를 두고, 감지능력을 평가하여 소프트웨어 고장율을 계산한다. 이러한 고장율을 활용하여 소프트웨어 신뢰도 계산을 수행하면 정량적인 평가결과를 획득할 수 있게 된다.

• 한국통신학회논문지
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• 제27권1C호
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• pp.96-102
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• 2002

전류 테스팅은 전류 테스팅은 CMOS 회로의 합선고장을 효과적으로 검출할 수 있는 기법이다. 그러나 합선고장의 복잡도가 O($n^2$)이고, 또한 전류 테스트 방식이 전압 테스트 방식에 비해서 상대적으로 긴 테스트 시간이 필요하기 때문에 두 합선된 노드가 항상 같은 값을 가지는 노드를 찾아내어 제거하는 효율적인 무해고장 검출기법이 필요하다. 이러한 무해고장은 보다 정확한 고장 검출율을 위해서 ATPG 툴을 이용하여 검출될 수 있어야 한다. 본 논문에서는 효율적인 전류 테스트를 위한 객체 기반의 무해고장 검출기법을 제안한다. ISCAS 벤치마크 회로에 대한 실험을 통해서 제안된 기법이 기존의 다른 방식보다 더 효과적임을 보여주었다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제13권3호
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• pp.1566-1582
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• 2019

Silent Data Corruptions (SDCs) is a serious reliability issue in many domains of computer system. The identification and protection of the program instructions that cause SDCs is one of the research hotspots in computer reliability field at present. A lot of solutions have already been proposed to solve this problem. However, many of them are hard to be applied widely due to time-consuming and expensive costs. This paper proposes an intelligent approach named SDCPredictor to identify the instructions that cause SDCs. SDCPredictor identifies SDC-causing Instructions depending on analyzing the static and dynamic features of instructions rather than fault injections. The experimental results demonstrate that SDCPredictor is highly accurate in predicting the SDCs proneness. It can achieve higher fault coverage than previous similar techniques in a moderate time cost.

• 한국산학기술학회논문지
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• 제19권8호
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• pp.37-43
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• 2018

유도탄 점검 중 결함이 검출되면 개발자는 고장을 식별하여 문제 조치 후 시험을 재개한다. 고장 식별을 위해 장비에서 나오는 데이터를 분석해야 하는데, 점검 환경에 따라 수신한 정보가 충분하지 않을 수 있다. 이러한 경우 개발자는 문제가 재현될 때 까지 반복 시험을 수행하던지 연계된 장비를 찾아 각 성능 점검을 수행 하여 정상 여부를 확인한다. 해당 업무가 추가되면 일정 관리에 문제가 생기고 개발비용이 상승한다. 이를 해결하기 위해 체계적인 절차로 유도탄 점검 장비를 설계하여 결함 검출률을 높여 요구 신뢰도를 만족해야 한다. 절차마다 필요한 프로세스를 설계하여 운용 중 결함검출 시 고장식별에 대한 시간을 줄일 수 있다. 하지만 결함 검출률 100%를 만족할 수 없기에 비용대비 효과를 분석 해 설계해야 한다. 본 논문은 유도탄 점검 장비의 신뢰성 향상을 위한 개발 방법과 적용 시 기대효과 및 한계점에 대한 내용을 기술한다.

• 한국항공우주학회지
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• 제43권5호
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• pp.449-455
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• 2015

Built-In-Test(이하: BIT)는 항공기 비행안전을 위해 반드시 필요한 기능으로 항공전자 장비의 경우 95% 이상의 높은 고장 진단능력을 요구하고 있다. BIT가 요구도에 명시된 고장 진단능력을 만족시키는지 확인하기 위해 BIT 성능분석이 필요하다. BIT 성능분석을 위해 FMECA (Failure Mode Effect Critical Analysis)에 기술된 고장모드를 활용하는 방법이 많이 사용되고 있으나, 본 논문에서는 분석 오류를 최소화할 수 있는 전자부품 기반의 BIT 성능분석 방법론을 소개한다. 또한, BIT 성능분석에서 제외될 수 있는 비행안전에 영향을 미치지 않는 전자부품 및 전자부품의 고장모드를 실제 개발사례에 적용하여 불필요한 BIT 기능 구현을 방지하고 정확한 BIT 성능분석을 수행할 수 있도록 하였다. BIT Demo를 수행하여 BIT 성능분석 결과와 실제 BIT 성능이 일치함을 확인하였다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제15권5호
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• pp.1829-1846
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• 2021

Transient faults occur in computation units of a processor, which can cause control flow errors (CFEs) and compromise system reliability. The software-based methods perform illegal control flow detection by inserting redundant instructions and monitoring signature. However, the existing methods not only have drawbacks in terms of performance overhead, but also lack of configurability. We propose a configurable approach CCFCA for detecting CFEs. The configurability of CCFCA is implemented by analyzing the criticality of each region and tuning the detecting granularity. For critical regions, program blocks are divided according to space-time overhead and reliability constraints, so that protection intensity can be configured flexibly. For other regions, signature detection algorithms are only used in the first basic block and last basic block. This helps to improve the fault-tolerant efficiency of the CCFCA. At the same time, CCFCA also has the function of solving confusion and instruction self-detection. Our experimental results show that CCFCA incurs only 10.61% performance overhead on average for several C benchmark program and the average undetected error rate is only 9.29%. CCFCA has high error coverage and low overhead compared with similar algorithms. This helps to meet different cost requirements and reliability requirements.

• 대한전자공학회논문지TC
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• 제40권10호
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• pp.67-78
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• 2003

인터넷 트래픽의 폭발적인 증가로 인한 높은 대역폭의 요구와 광 네트워크 기술이 발전되면서 DWDM 네트워크가 국가적 혹은 범세계적인 차세대 광 인터넷(NGOI) 백본망의 대안으로 인식되고 있다. 이러한 DWDM 네트워크 기반의 NGOI에서는 RWA(Routing and Wavelength Assignment) 문제와 생존성이 중요한 이슈가 되고 있다. 특히 높은 데이터 전송율을 가지는 DWDM 네트워크에서 일어나는 짧은 서비스 파괴는 막대한 트래픽 손실을 야기하므로, AOTN에서의 fault/attack 검출, 지역화, 그리고 회복시킴은 가장 중요한 이슈 중 하나가 된다. 본 논문에서는 다양한 광 백본망 소자들의 fault/attack 취약성 분석을 통한 fault/attack 관리 모델을 제안하고, IP/GMPLS over DWDM 내의 제어프로토콜인 Extended-LMP (Link Management Protocol)와 RSVP-TE+(Resource Reservation Protocol-Traffic Engineering)를 이용하여 fault/attack 회복 절차를 제시한다.

• 대한전자공학회논문지
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• 제23권5호
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• pp.666-673
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• 1986

본 논문에서는 다중고장 검출이 가능하고 부가회로가 적은 새로운 PLA 설계방식을 제안하였다. 부가회로로는 하나의 쉬프트레지스터 열과 2 비트 디코우터에 제어입력을 사용하였다. 제어입력을 사용하므로써 비트선들을 효과적으로 제어할 수 있다. 종래의 논문들에서 구체적으로 다루지 않았던 단락고장과 서로 다른 모델 간의 다중고장을 다루었으며 고장의 등가관계 및 지배고장(Dominant Faults)을 정의하여 다중고장을 해석하였다. 또한 본 설계방식을 Folded PLA에도 적용하였다.

• 전자공학회논문지A
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• 제32A권12호
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• pp.229-240
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• 1995

This paper proposes a new weighted random pattern testing technique to detect path delay faults in combinational logic circuits. When computing the probability of signal transition at primitive logic elements of CUT(Circuit Under Test) by the primary input, the proposed technique uses the information on the structure of CUT for initialization vectors and vectors generated by pseudo random pattern generator for test vectors. We can sensitize many paths by allocating a weight value on signal lines considering the difference of the levels of logic elements. We show that the proposed technique outperforms existing testing method in terms of test length and fault coverage using ISCAS '85 benchmark circuits. We also show that the proposed testing technique generates more robust test vectors for the longest and near-longest paths.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -3
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• pp.1972-1975
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• 2002

A new test approach based on a supply current test method is proposed for testing open faults in bipolar logic circuits. In the approach, only the open faults are detected by the supply current test method, which are difficult to be detected by functional test methods. The effectiveness of the approach is examined experimentally on open fault detection in TTL combinational circuits. The results shows that higher fault coverage can be established by applying a small number of test input vectors of the supply current test method after test vectors of functional test methods based on stuck-at models.