• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2004년도 ICCAS
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• pp.981-985
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• 2004

In this paper we designed the motor control IP Core and evaluate its quality from the viewpoint of IP reuse. The most attractive merit of this methodology, so called IP-based hardware design, is hardware reuse. Although various vendors designed hardware with the same specification and got the same functional results, all that IPs is not the same quality in the reuse aspect. As tremendous calls for SoC have been increased, associated research about IP quality standard, VSIA(Virtual Socket Interface Alliance) and STARC(Semiconductor Technology Academic Research Center), has been doing best to make the IP quality evaluation system. And they made what conforms to objective IP design standard. We suggest the methodology to evaluate our own designed motor control IP quality with this standard. To attain our goal, we designed motor control IP that could control the motor velocity and position with feedback compensation algorithm. This controller has some IP blocks : digital filter, quadrature decoder, position counter, motion compensator, and PWM generator. Each block's functionality was verified by simulator ModelSim and then its quality was evaluated. To evaluate the core, We use Vnavigator for lint test and ModelSim for coverage check. During lint process, We adapted the OpenMORE's rule based on RMM (Reuse Methodology Manual) and it could tell us our IP's quality in a manner of the scored value form. If it is high, its quality is also high, and vice versa. During coverage check ModelSim-SE is used for verifying how our test circuits cover designs. This objective methods using well-defined commercial coverage metrics could perform a quantitative analysis of simulation completeness. In this manner, We evaluated the designed motor control IP's quality from the viewpoint of reuse. This methodology will save the time and cost in designing SoC that should integrate various IPs. In addition to this, It can be the guide for comparing the equally specified IP's quality. After all, we are continuously looking forward to enhancing our motor control IP in the aspect of not only functional perfection but also IP reuse to prepare for the SoC-Compliant motor control IP design.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.41-49
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• 2010

본 논문은 다중 언폴딩 기법을 이용한 고속 SHA-1 해쉬 알고리즘 구현 방법을 제시하였다. 제안된 SHA-1 해쉬 구조는 알고리즘의 반복적인 단계 연산을 언폴딩한 후 연산의 순서를 재 배열하고, 임계경로에 포함된 연산의 일부를 이전 단계에서 선행연산하여 임계경로의 길이를 줄였다. 제안된 SHA-1 해쉬 구조는 최대 118 MHz의 동작주파수에서 5.9 Gbps 처리량을 나타낸다. 이는 기존의 SHA-1 보다 전송량이 26% 증가하였고, 회로 크기가 32% 감소하는 결과를 얻었다. 또한 이 논문에서는 여러 개의 SHA-1 모듈을 시스템 레벨에서 병렬로 연결하여 여러 개의 SHA-1을 다중 처리하여 고속화를 할 수 있는 모델을 제안했다. 이 모델은 하나의 SHA-1을 사용하는 것보다 빠르게 데이터를 처리할 수 있고 입력되는 데이터의 최소한의 지연으로 처리 가능하다. 제안된 모델은 입력되는 데이터가 지연 없이 처리 되도록 하기 위해 필요로 하는 SHA-1의 FPGA 수를 구할 수도 있다. 고속화된 SHA-1은 압축된 메시지에 유용하게 사용될 수 있고 모바일 통신이나 인터넷 서비스 등의 강한 보안에 널리 이용가능하다.

• 대한전자공학회논문지SD
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• 제42권5호
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• pp.55-62
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• 2005

본 논문에서는 공간-주파수 OFDM (SF-OFDM) 기법을 위한 효율적인 심볼 검출 알고리즘이 제안되고, 이를 기반으로 하는 SF-OFDM 무선 LAN 기저대역 프로세서의 구현 결과가 제시된다. SF-OFDM 기법에서 부반송파의 개수가 적은 경우 부채널간 간섭이 발생하게 되며, 이러한 간섭은 다이버시티 시스템의 성능을 크게 저하시킨다. 제안된 알고리즘은 부채널간 간섭을 병렬적으로 제거함으로써 기존 알고리즘에 비해 큰 성능 이득을 얻는다. 컴퓨터 모의실험을 통한 비트오류율 (BER) 성능 평가 결과 두개의 송${\cdot}$수신 안테나를 사용하는 경우 10-4의 BER에서 기존 알고리즘에 비해 약 3 dB의 성능이득을 얻음을 확인하였다. 제안된 심볼 검출 알고리즘이 적용된 SF-OFDM 무선 LAN 시스템의 패킷오류율 (PER), link throughput 및 coverage 성능이 분석되었다. 최대 전송률의 $80\%$를 목표 throughput으로 설정 했을 때, SF-OFDM 기반 무선 LAN 시스템은 기존의 IEEE 802.11a 무선 LAN 시스템에 비해 약 5.95 dB의 SNR 이득과 3.98 미터의 coverage 이득을 얻을 수 있었다. 제안된 알고리즘이 적용된 SF-OFDM 무선 LAN 기저대역 프로세서는 하드웨어 설계 언어를 통해 설계되었으며, 0.18um 1.8V CMOS 표준 셀 라이브러리를 통해 합성되었다. 제시된 division-free 하드웨어 구조와 함께, 구현된 프로세서의 총 게이트 수는 약 945K개였으며, FPGA 테스트 시스템을 통해 실시간 검증 및 평가되었다.

• 한국정보통신학회논문지
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• 제20권6호
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• pp.1163-1170
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• 2016

본 논문은 ISO/IEC 29192-2 경량 암호 표준으로 지정된 초경량 블록암호 알고리듬 PRESENT의 하드웨어 구현에 대해 기술한다. PRESENT 암호 프로세서는 80, 128비트의 마스터키 길이와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원하도록 설계되었다. 마스터키 레지스터를 갖는 on-the-fly 키 스케줄러가 포함되어 있으며, 저장된 마스터키를 사용하여 평문/암호문 블록의 연속적인 암호/복호화 처리가 가능하다. 경량화 구현을 위해 80, 128 비트의 키 스케줄링 회로가 공유되도록 최적화하였다. 라운드 블록을 64 비트의 데이터 패스로 설계하여 암호/복호화의 라운드 변환이 한 클록 사이클에 처리되도록 하였다. PRESENT 암호 프로세서를 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였다. $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성을 한 결과, 8,100 gate equivalents(GE)로 구현되었으며, 최대 454 MHz의 클록 주파수로 동작하여 908 Mbps의 처리율을 갖는 것으로 평가되었다.

• 대한전자공학회논문지SD
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• 제38권8호
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• pp.62-71
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• 2001

본 논문은 CMOS 이미지 센서에서 획득한 영상의 품질을 개선하기 위한 실시간 전처리 프로세서의 설계를 제시한다. CMOS 이미지 센서는 기존 IC와의 통합, 저전력소모, 저가격화등의 다양한 이점을 갖지만, 기존의 CCD 소자로부터 획득한 영상에 비해 열등한 품질의 영상을 제공하는 단점이 있다. CMOS 이미지 센서의 이러한 물리적 한계를 극복하기 위해 본 논문에서 제안하는 전처리 프로세서에는 색상 보간, 색상 보정, 감마 보정, 자동 노출 조정 등의 기본적인 전처리 알고리즘 외에 공간 가변적 대비 향상 알고리즘이 포함되었다. 여기에서 제안하는 전처리 프로세서는 이러한 알고리즘을 효율적으로 구현하기 위한 하드웨어 구조를 가지며, VHDL 언어를 이용하여 설계 및 검증되었다. 설계된 전처리 프로세서는 합성 결과 약 19K의 논리 게이트를 포함하였으며, 이는 저가격의 PC 카메라 구현에 적합하다. 제안된 전처리 프로세서의 실시간 동작 여부를 검증하기 위해 설계된 전처리 프로세서는 Altera사의 Flex EPF10KGC503-3 FPGA 칩으로 구현되었으며, 성공적으로 동작함을 확인하였다.

• 대한전자공학회논문지TC
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• 제47권9호
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• pp.1-8
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• 2010

DPM (Digital Phase wrapping Modulation) open-loop polar transmitter는 in-phase와 quadrature 신호를 진폭(envelope) 신호와 위상(phase) 신호로 변환한 후 신호의 사상화 과정을 거쳐 광대역 통신 시스템에서의 효율적인 적용이 가능하다. 사상화 과정은 일반적인 통신 시스템에서의 양자화와 유사하며 그 과정에서 발생하는 오차를 고려할 때 좌표계 변환부에 CORDIC (COordinates Rotation DIgital Computer) 알고리듬 대신 테일러 급수 근사 기법의 사용이 가능하다. 본 논문에서는 테일러 급수 근사 기법을 광대역 OFDM (Orthogonal Frequency Division Multiplexing) 시스템용 DPM polar transmitter의 직교 좌표계-극 좌표계(cartesian to polar coordinate) 변환부에 적용하는 방안에 대한 연구를 수행하였다. 기존의 방법은 CORDIC 알고리듬을 채용하고 있다. 이것을 효율적으로 적용하기 위해 모의 실험을 통해 각각의 기법에 대한 평균제곱오차 (MSE : Mean Square Error) 성능을 측정하고, 설계 관점에서 허용된 CORDIC 오차를 기준으로 알고리듬의 최소 반복횟수와 테일러 급수의 최소 근사 차수를 찾는다. 또한 FPGA 전달 지연속도를 비교한 결과에 의하면 CORDIC 알고리듬 대신 낮은 차수의 테일러 급수 근사 기법을 사용해 좌표 변환부의 처리 속도를 향상시킬 수 있음을 확인하였다.

• 한국정보통신학회논문지
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• 제20권11호
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• pp.2093-2099
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• 2016

PRESENT, ARIA, AES의 3가지 블록 암호 알고리듬을 지원하는 다중 암호 프로세서 설계에 대해 기술한다. 설계된 암호 칩은 PRmo (PRESENT with mode of operation), AR_AS (ARIA_AES) 그리고 AES-16b 코어로 구성된다. 64-비트 블록암호 PRESENT를 구현하는 PRmo 코어는 80-비트, 128-비트 키 길이와 ECB, CBC, OFB, CTR의 4가지 운영모드를 지원한다. 128-비트, 256-비트 키 길이를 지원하는 AR_AS 코어는 128-비트 블록암호 ARIA와 AES를 자원공유 기법을 적용하여 단일 데이터 패스로 통합 구현되었다. 128-비트 키 길이를 지원하는 AES-16b 코어는 저면적 구현을 위해 16-비트의 데이터패스로 설계되었다. 각 암호 코어는 on-the-fly 키 스케줄러를 포함하고 있으며, 평문/암호문 블록의 연속적인 암호/복호화 처리가 가능하다. FPGA 검증을 통해 설계된 다중 블록 암호 프로세서의 정상 동작을 확인하였다. $0.18{\mu}m$ 공정의 CMOS 셀 라이브러리로 합성한 결과, 54,500 GEs (gate equivalents)로 구현이 되었으며, 55 MHz의 클록 주파수로 동작 가능하다.

• 한국정보통신학회논문지
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• 제19권1호
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• pp.185-191
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• 2015

본 논문에서는 원자력 안전등급 제어기기의 안전 통신망 구현을 위한 원자력 안전등급 통신 보드를 제안한다. 원자로 보호계통이 아날로그에서 디지털화되면서 디지털 통신망을 사용하게 되었다. 디지털 통신망은 원자력 안전등급에 사용되는 통신망으로 안전등급에서 요구하는 성능 및 시험을 통과한 통신보드가 제공되어야 한다. 통신 프로토콜 계층은 OSI 7 계층 중 물리계층, 데이터링크 계층, 어플리케이션계층만을 사용한다. 데이터 링크 계층에서는 사이버 보안을 위해 데이터 패키지를 변경하였다. 데이터 건전성을 위해 CRC32를 사용 하였으며 데이터 수신에 대해서는 재요청 및 응답을 하지 않는 단방향 통신만을 함으로써 원자력 안전계통에 영향을 주지 않게 설계 되었다. 또한 원자력안전등급을 획득하기 위해서 요건, 설계, 검증의 절차에 따라 설계하였다. 하드웨어검증을 위해 전자파 시험, 노화분석 시험, 육안검사, 번인시험, 내환경 시험 및 내진 시험과 같은 기기 검증을 수행 하였다. 또한 FPGA 펌웨어 검증을 위해 IEEE 1074의 생명주기를 준수하여 단위시험과 통합 시험을 실행 하였다[1-3].

• 한국항공우주학회지
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• 제46권12호
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• pp.1049-1055
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• 2018

본 논문은 유도비행체계 내부 부체계들 사이에 연결된 유선 통신채널의 상태를 검사할 수 있는 신호 품질 지시자(SQI)를 제안한다. 유선 통신채널을 통해 전달되는 통신신호는 빈약한 통신채널 연결 상태, 전자기적 간섭신호, 부가 백색 가우시안 잡음 등에 의해서 왜곡이 발생할 수 있다. 통신채널의 상태를 검사하는 방법으로서, 해밍 거리 기반으로 수신신호 왜곡정도를 계산하는 H-SQI와 유클리디언 거리 기반으로 계산하는 E-SQI를 제안한다. 제안하는 두 SQI는 왜곡정도에 대한 분해성능인 SQI 분해성능과 필요 하드웨어 자원 양에 대하여 서로 비교하였다. E-SQI는 뛰어난 SQI 분해성능을 가짐에도 불구하고 H-SQI보다 약 10배의 FPGA 자원과 아날로그-디지털 변환기가 더 필요하다. 또한, H-SQI는 오버샘플링 비율을 증가시켜 채널상태를 확인할 수 있을 정도의 충분한 SQI 분해성능을 얻을 수 있으므로 H-SQI가 E-SQI보다 유도비행체계의 신호 품질 지시자로서 더 적절하다.

• 한국항행학회논문지
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• 제26권4호
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• pp.211-218
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• 2022

연속파 레이다는 카메라나 라이다와 같은 센서에 비해서 안정성과 정확성이 보장된다는 장점이 있다. 또한 이진 신경망은 다른 딥러닝 기술에 비해서 메모리 사용량과 연산 복잡도를 크게 줄일 수 있는 특징이 있다. 따라서 본 논문에서는 연속파 레이다와 이진 신경망 기반 사람 식별 및 동작 분류 시스템을 제안한다. 연속파 레이다 센서를 통해 수신된 신호를 단시간 푸리에 변환함으로써 스펙트로그램을 생성한다. 이 스펙트로그램을 기반으로 레이다를 향해 사람이 다가오는지 감지하는 알고리즘을 제안한다. 더불어, 최적화된 이진 신경망 모델을 설계하여 사람 식별 90.0%, 동작 분류 98.3%의 우수한 정확도를 지원할 수 있음을 확인하였다. 이진 신경망 연산을 가속하기 위해 FPGA (field programmable gate array)를 이용하여 이진 신경망 연산에 대한 하드웨어 가속기를 설계하였다. 해당 가속기는 1,030개의 로직, 836개의 레지스터, 334.906 Kbit의 블록 메모리를 사용하여 구현되었고, 추론에서 결과 전송까지 총 연산 시간이 6 ms로 실시간 동작이 가능함을 확인하였다.