• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
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• pp.74-76
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• 2007

This paper presents the hardware design of a 32bit floating point based processor. The processor can perform nonlinear functions such as sinusoidal functions, exponential functions, and other nonlinear functions. Using the Taylor series and the Newton - Raphson method, nonlinear functions are approximated. The processor is actually embedded on an FPGA chip and tested. The numerical accuracy of the functions is compared with those computed by the MATLAB.

• 전자공학회논문지CI
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• 제43권3호
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• pp.76-81
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• 2006

최근 멀티미디어 통신 시스템에서 유한체는 암호화 알고리즘에 적용되어지고 있으며. 특히 타원곡선 알고리즘 및 리드 솔로몬 등의 에러정정 코드는 유한체 상에서 정의 되어진다. 또한 많은 응용분야에서 유한체 연산의 실시간 처리를 요하므로 유한체 연산을 위한 전용 하드웨어 설계가 필요하게 되었고 이에 대한 많은 연구가 수행되어지고 있다. 본 논문에서는 합성체(Composite Field)를 이용하여 GF($2^8$)의 유한체의 역원을 계산할 수 있는 알고리즘을 제시하고 이를 하드웨어로 구현하여 현재 사용되어 있는 'Itoh and Tsujii' 하드웨어 구조와 면적 및 계산 속도의 성능을 비교 하였다. 또한 AES의 SubBytes 블록에 이를 삽입하여 FPGA 에뮬레이터 보드 상에서 구현하여 성능평가를 통하여 제시된 알고리즘의 우수성을 확인하였다.

• 한국정보과학회논문지:시스템및이론
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• 제30권3_4호
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• pp.149-159
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• 2003

최근 들어, 정보 보호의 필요성이 높아지면서, 암호화 및 복호화에 관한 관심이 커지고 있다. 특히, 대용량 정보의 실시간 고속 전송에 사용되기 위해서는 매우 빠른 암호화 및 복호화 기법이 요구되었다. 이를 위한 방안중의 하나로서 기존의 암호화 알고리즘을 하드웨어 회로로 구현하는 연구가 진행되어 왔다. 하지만, 기존 연구의 경우, 구현되는 회로 크기를 최소화하기 위해, 암호화 알고리즘들의 주요 특성인 병렬 수행 가능성을 무시한 채, 동일 회로를 여러번 반복 수행시키는 방법으로 설계하였다. 이에 본 논문에서는 1998년 한국정보보호센터에서 개발한 국내 표준 암호화 알고리즘 SEED의 병렬 특성을 충분히 활용하는 새로운 회로 설계 방법을 제안한다. 이 방법에서는 암호 연산부의 획기적인 속도 개선을 위해 암호 블록의 16 라운드 각각을 하나의 단계로 하는 16 단계의 파이프라인 방식으로 회로를 구성한다. 설계된 회로 정보는 VHDL로 작성되었으며, VHDL 기능 시뮬레이션 검증 결과, 정확하게 동작함을 확인하였다. 또한 FPGA용 회로 합성 도구를 이용하여, 회로 구현시 필요한 회로 크기에 대한 검증을 실시한 결과, 하나의 FPGA 칩 안에 구현 가능함을 확인하였다. 이는 단일 FPGA 칩에 내장될 수 있는 고속, 고성능의 암호화 회로 구현이 가능함을 의미한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.635-637
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• 2013

본 논문에서는 실시간으로 스테레오 정합을 수행하기 위한 하드웨어 구조를 제안한다. 스테레오 정합의 연산을 분석하여 중간 연산 결과를 재사용하여 연산량과 메모리 접근수를 최소화한다. 이러한 동작을 수행할 수 있는 스테레오 정합 연산 셀의 구조를 병렬적으로 확장하여 탐색 범위 내의 모든 비용함수를 동시에 연산할 수 있는 하드웨어의 구조를 제안한다. 이러한 하드웨어 구조를 확장하여 2차원 영역에 대한 비용함수를 연산할 수 있는 하드웨어의 구조와 동작을 제안한다. 구현한 하드웨어는 FPGA 환경에서 최소 250Mhz의 클록 주파수에서 동작이 가능하고, 64화소의 탐색범위를 적용한 경우에 $640{\times}480$ 스테레오 영상을 약 813fps의 성능으로 처리할 수 있다.

• 전자공학회논문지CI
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• 제46권1호
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• pp.88-95
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• 2009

본 논문에서는 고성능 네트워크 응용에서 사용하기 위한 트래픽 패턴 매칭 하드웨어를 제안한다. 제안하는 트래픽 패턴 매칭 하드웨어는 고속 망에서 다양한 종류의 정보 유출이나 침입을 차단하기 위한 콘텐츠 보안 시스템에서 사용 할 목적으로 설계되었다. 제안하는 하드웨어는 헤더 검색부와 스트링 패턴 매칭부로 구성되었다. 헤더 검색부의 하드웨어 구현에는, 흔히 TCAM(Ternary CAM) 구현이 사용되지만 하드웨어나 메모리 비용과 전력 소모 면에서 비효율적이므로, 본 논문에서는 비교기 배열과 HiCuts 트리에 기반을 둔 구현 기법을 채택하고 이를 수정하여 적용하였다. Xilinx FPGA XC4VSX55을 사용한 구현에서, 제안된 설계는 TCAM 구현에 비하여 FPGA 슬라이스 사용을 약 26%까지 그리고 블록 RAM의 사용을 약 58%까지 절약할 수 있었다. 스트링 패턴 매칭부의 설계에서는 하드웨어 면에서 효율적이며, 충돌 발생률을 감소시킬 수 있도록 구성을 바꿔 전력 소모를 감소시킬 수 있는 셀룰러 오토마타형 해싱 모듈을 설계하여 사용하였다.

• 한국정보과학회논문지:시스템및이론
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• 제33권5호
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• pp.257-266
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• 2006

최근 TCP/IP 프로토콜을 네트워크 어댑터 상에서 처리함으로써 호스트 CPU의 부하를 줄이는 TOE (TCP/IP Offload Engine)에 대한 연구가 활발히 진행되고 있다. TOE의 구현 방안으로는 임베디드 프로세서를 사용하여 TCP/IP를 처리하는 소프트웨어적인 구현 방법과 TCP/IP의 모든 기능을 하드웨어로 구현하는 방법이 제안되어 왔다. 본 논문에서는 하드웨어적인 접근 방법과 소프트웨어적인 접근 방법을 결합한 Hybrid TOE 구조를 제안한다. Hybrid TOE는 많은 작업 부하로 인하여 임베디드 프로세서 상에서 성능을 확보하기 어려운 기능들은 하드웨어로 구현하고, 연결 설정과 같이 통신의 성능에 영향을 크게 끼치지 않는 기능들은 임베디드 프로세서 상에서 소프트웨어로 처리한다. 이 방법은TCP/IP의 모든 기능을 하드웨어로 구현하는 방법에 근접하는 성능을 제공할 수 있으며, 새로운 기능을 추가하거나 TCP/IP를 기반으로 하는 상위 계층 프로토콜까지 오프로딩하는 것이 가능하므로 구조의 유연성 측면에서 장점을 가진다. 본 논문에서는 Hybrid TOE의 프로토타입을 개발하기 위해 FPGA와 ARM 프로세서를 탑재한 프로토타입 보드를 개발하였고, 하드웨어 모듈과 소프트웨어 모듈을 각각 FPGA와 ARM 프로세서 상에 구현하였다. 또한 하드웨어 모듈과 소프트웨어 모듈의 연동 메커니즘을 개발하였다. 실험을 통해 Hybrid TOE 프로토타입이 호스트 CPU 상에 발생하는 부하를 줄여줌을 입증하고, 하드웨어/소프트웨어 연동 구조의 효과를 분석하였다. 그리고, Hybrid TOE의 완성을 위해 필요한 요소들을 분석하였다.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2022년도 추계학술대회
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• pp.349-350
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• 2022

최근 인공지능 분야는 자율주행, 로봇 및 스마트 통신등 다양한 분야에 응용되고 있다. 현재의 인공지능 응용분야는 파이썬을 기반으로 한 tensor flow를 이용하는 소프트웨어 방식을 이용하고 있으며, 프로세서로는 PC의 그래픽 카드 내부에 존재하는 GPU (Graphics Processing Unit)를 이용하고 있다. 본 연구에서는 HDL (Hardware Description Language)을 이용하여 FPGA (Field Programmable Gate Array)를 기반으로 한 신경망 회로를 이용하여 인공지능 시스템을 구현하였으며, 본 논문에서는 FPGA기반 인공지능 시스템을 구현하기 위한 영상인식 시스템에 대해 발표하고자 한다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2004년도 ICCAS
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• pp.1577-1580
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• 2004

This paper proposes a design and implementation of transversal adaptive digital filter using LMS (Least Mean Squares) adaptive algorithm. The filter structure is based on Distributed Arithmetic (DA) which is able to calculate the inner product by shifting and accumulating of partial products and storing in look-up table, also the desired adaptive digital filter will be multiplierless filter. In addition, the hardware implementation uses VHDL (Very high speed integrated circuit Hardware Description Language) and synthesis using FLEX10K Altera FPGA (Field Programmable Gate Array) as target technology and uses Leonardo Spectrum and MAX+plusII program for overall development. The results of this design are shown that the speed performance and used area of FPGA. The experimental results are presented to demonstrate the feasibility of the desired adaptive digital filter.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.473-478
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• 2003

To detect motions of bodies, we have discussed them with two viewpoints; one is a detection algorithm, and another is the hardware implementation. The former is to find small terms expansions for sine/cosine functions. We researched Maclaurin and optimum expansions, and moreover to reduce hardware amounts, revised the expansions. The expansions don't include divide calculations, and the error is within 0.01%. As for the former problem, there is another approach also; that is the cordic method. The method is based on the rotation of a vector on the complex plain. It is simple iterations and don't require large logic. We examined the precision and convergence of the method on C-simulations, and implemented on HDL. The later problem is to make FPGA within small gates. We considered approaches to eliminate a divider and to reduce the bit number of arithmetic. We researched Newton-Raphson's method to get reciprocal numbers. The higher-order expression shows rapid convergence and doesn't be affected by the initial guess. It is an excellent algorithm. Using them, we wish to design a detector, and are developing it on a FPGA.

• 대한임베디드공학회논문지
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• 제9권6호
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• pp.335-344
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• 2014

As a kind of 2D spatial coordinate transform, image warping is a basic image processing technique utilized in various applications. Though image warping algorithm is composed of relatively simple operations such as memory accesses and computations of weighted average, real-time implementations on embedded vision systems suffer from limited computational power because the simple operations are iterated as many times as the number of pixels. This paper presents a real-time implementation of a look-up table(LUT)-based image warping using an FPGA. In order to ensure sufficient data transfer rate from memories storing mapping LUT and image data, appropriate memory devices are selected by analyzing memory access patterns in an LUT-based image warping using backward mapping. In addition, hardware structure of a parallel and pipelined architecture is proposed for fast computation of bilinear interpolation using fixed-point operations. Accuracy of the implemented hardware is verified using a synthesized test image, and an application to real-time lens distortion correction is exemplified.