• Proceedings of the KIEE Conference
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• 2002.07d
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• pp.2755-2757
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• 2002

In this paper, we propose a now architecture for hardware implementation of digital neural network. By adopting flexible ladder-style bus and internal connection network into traditional SIMD-type digital neural network architecture, the proposed architecture enables fast processing that is based on parallelism, while does not abandon the flexibility and extensibility of the traditional approach. In the proposed architecture, users can change the network topology by setting configuration registers. Such reconfigurability on hardware allows enough usability like software simulation. We implement the proposed design on real FPGA, and configure the chip to multi-layer perceptron with back propagation for alphabet recognition problem. Performance comparison with its software counterpart shows its value in the aspect of performance and flexibility.

• Journal of Institute of Control, Robotics and Systems
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• v.12 no.5
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• pp.438-443
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• 2006

In this paper, We had proposed SDR module, and designed FPGA to compose with channel separation of broadband CDMA signal what have multiple FA. At decomposition and composition process of multiple FA CDMA signal, system only progress decomposition and composition of channel selected by software. Therefore, proposed system can manage base station transceiver system very effectively than the other way what send on all band of multiple CDMA signal. Also, it is possible that system sets again coefficient of each filter because it is consisted of SDR module. Therefore, we can easily control coefficient each filter according to base station transceiver system environment.

• Journal of the Korean Institute of Telematics and Electronics S
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• v.36S no.5
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• pp.112-121
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• 1999

본 연구에서는 사운드 합성에 응용할 목적으로 설계된 오디오 복호화기에 대한 내용을 담고 있다. 악기음을 ROM에 저장한 후 그 데이터를 이용하여 사운드 합성을 하는 PCM 방식에서 많은 악기음 데이터를 저장하면 할수록 더욱 좋은 음질의 사운드를 합성할 수 있다. 따라서 한정된 용량에 더욱 많은 악기음을 저장하기 위해서는 압축이 꼭 필요하다. 이를 위해서는 미리 압축한 악기음을 ROM에 저장한 후 그것을 필요시 복호화해 줄 복호화기만 있으면 된다. 그와 동시에 많은 악기음을 내기 위해서는 빠른 복호화기 필수적이다. 그래서 MPEG-1 오디오의 layer-1을 기본으로 하여 44.1 KHz의 샘플링 주파수로 32가지 악기음에 대한 실시간 복호화를 수행한다. 여기서는 음원 압축이라는 특수한 목적에 맞추어 압축의 효율성을 높이고 스스로 루프를 만들어서 합성의 편의를 제공하고 기존의 MPEG-1 오디오 layer-1에서 변형이 된 새로운 포맷과 추가된 기능에 관한 내용을 담고 있으며 이러한 복호화기를 설계하고 FPGA를 이용하여 검증하였다.

• Proceedings of the IEEK Conference
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• 2006.06a
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• pp.629-630
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• 2006

This paper presented a hardware implementation of ARIA, which is Korean standard block ciphering algorithm. In this work, we proposed a improved architecture based on pipeline structure and confirmed that the design operates in a clock frequency of 101.7MHz and in throughput of 957Mbps in Xilinx FPGA XCV-1600E.

• Proceedings of the IEEK Conference
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• 2006.06a
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• pp.755-756
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• 2006

In this paper, We design the high performance 2D product Iterative decoder using three different external value design. We improved the external value operation in two ways to reduce the delay and speed. In this proposed operation, each design has been simulated on Matlab and MaxPlusII, and implemented on the FPGA to measure their performance.

• Proceedings of the IEEK Conference
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• 2003.11c
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• pp.382-385
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• 2003

Introduction of digital broadcasting service does not only mean the change of information transmission method but also the change of total broadcasting system. In past day, Television was only received one-sided information from broadcasting station, but digital broadcasting means that digital television becomes the most important means of information transmission by the introduction of new programming, lots of channels, data service, multi communication. In the age of the digital broadcasting, the recording and replay medium's interest is getting higher. The medium is able to record more than 24 hours' digital broadcasting programs without additional tapes. In this paper the recording and replay device using HDD was implemented and device driver based on linux was programmed. It has Intel PXA250 processor and hard disk is used as storage equipment. And transport Stream is saved on hard disk through PXA250's data bus. FIFO is added to solve the different saving speed and FPGA is also added to display the saved data.

• Proceedings of the IEEK Conference
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• 2003.11c
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• pp.247-250
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• 2003

Mobile wire technology is a publicly available general purpose for Radio Frequency(RF) communication for short-range and point-to-multi point voice and data transfer. In this paper, we proposed a new technology of the synchronized frame structure which is based on the CDMA technique, and it's implemented into the VLSI design by FPGA. The developmental technique consists of an assigned coded type mobile communication equipments and available local mobile or wireless communication scheme quasi BT(Blue Tooth)'s functions as multiplexer or do-multiplexer for each other applications. We implement this architecture with special proposed frame structure in the local area network. Also, we expect the above proposed structure extend into the DS3 network architecture and applicable to the TE(Terminal Equipment) in the local communication area and the other one etc.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2017.05a
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• pp.188-190
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• 2017

투영(projective) 좌표계를 이용한 스칼라 곱셈(scalar multiplication) 연산을 지원하는 224-비트 타원곡선 암호(Elliptic Curve Cryptography; ECC) 프로세서의 설계에 대해 기술한다. 소수체 GF(p)상의 덧셈, 뺄셈, 곱셈 등의 유한체 연산을 지원하며, 연산량과 하드웨어 자원소모가 큰 나눗셈 연산을 제거함으로써 하드웨어 복잡도를 감소시켰다. 수정된 Montgomery ladder 알고리듬을 이용하여 스칼라 곱셈 연산을 제어하였으며, 단순 전력분석에 보다 안전하다. 스칼라 곱셈 연산은 최대 2,615,201 클록 사이클이 소요된다. 설계된 ECC-P224 프로세서는 Xilinx ISim을 이용한 기능검증을 하였다. Xilinx Virtex5 FPGA 디바이스 합성결과 7,078 슬라이스로 구현되었으며, 최대 79 MHz에서 동작하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2016.05a
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• pp.157-159
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• 2016

3가지 마스터키 길이 128/192/256 비트를 지원하는 파이프라인 LEA(Lightweight Encryption Algorithm) 크립토 프로세서를 설계하였다. 높은 처리율을 얻기 위해 16개의 라운드 스테이지가 파이프라인 방식으로 동작하며, 각 라운드 스테이지는 128비트 데이터패스를 갖도록 설계하였다. 설계된 LEA 프로세서는 FPGA 구현을 통해 하드웨어 동작을 검증하였다. Xilinx ISE로 합성한 결과, 최대 동작주파수 122MHz로 동작하여 7.8Gbps의 성능을 갖는 것으로 평가되었다.

• Proceedings of the Korea Information Processing Society Conference
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• 2002.11b
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• pp.1281-1284
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• 2002

본 논문은 인터넷을 이용한 음성통신 서비스를 제공하기 위해 사용되는 VoIP 시스템 칩 설계 및 기능 검증을 위한 보드 개발에 관한 것이다. 구성이 간단한 시스템을 구현하기 위하여 32 비트 RISC 프로세서인 ARM922T 프로세서 코어를 중심으로 IP 망 접속 기능, 톤 발생 및 음성신호 접속기능과 다양한 사용자 정합 기능을 가지는 VoIP 시스템 칩을 설계하고, 이 칩의 기능을 검증하기 위하여 시험 프로그램 및 통신 프로토콜을 개발하였으며, 각종 설계 및 시뮬레이션 툴을 사용하고 ARM922T와 FPGA가 결합된 Excalibur를 사용한 시험용 보드를 개발하여 시험하였다.