• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2019년도 춘계학술대회
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• pp.254-256
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• 2019

소수체 GF(p)와 이진체 $GF(2^m)$ 상의 다중 타원곡선을 지원하는 듀얼 필드 ECC (DF-ECC) 프로세서를 설계하였다. DF-ECC 프로세서의 저면적 설와 다양한 타원곡선의 지원이 가능하도록 워드 기반 몽고메리 곱셈 알고리듬을 적용한 유한체 곱셈기를 저면적으로 설계하였으며, 페르마의 소정리(Fermat's little theorem)를 유한체 곱셈기에 적용하여 유한체 나눗셈을 구현하였다. 설계된 DF-ECC 프로세서는 스칼라 곱셈과 점 연산, 그리고 모듈러 연산 기능을 가져 다양한 공개키 암호 프로토콜에 응용이 가능하며, 유한체 및 모듈러 연산에 적용되는 파라미터를 내부 연산으로 생성하여 다양한 표준의 타원곡선을 지원하도록 하였다. 설계된 DF-ECC는 FPGA 구현을 하드웨어 동작을 검증하였으며, 0.18-um CMOS 셀 라이브러리로 합성한 결과 22,262 GEs (gate equivalences)와 11 kbit RAM으로 구현되었으며, 최대 100 MHz의 동작 주파수를 갖는다. 설계된 DF-ECC 프로세서의 연산성능은 B-163 Koblitz 타원곡선의 경우 스칼라 곱셈 연산에 885,044 클록 사이클이 소요되며, B-571 슈도랜덤 타원곡선의 스칼라 곱셈에는 25,040,625 사이클이 소요된다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2013년도 추계학술발표대회
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• pp.1525-1527
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• 2013

본 논문에서는 저시력자의 개선된 독서 환경을 제공하는 시각보조기기를 위한 실시간 영상처리 SoC(System on Chip) 하드웨어 구조 설계에 대해서 기술한다. 기존의 시각보조기기는 화면 영상이 실제 움직임보다 늦게 출력되는 잔상 현상이 발생하며, 색 변환 기능도 제한적이다. 따라서 본 논문에서 제안하는 실시간 영상처리 SoC 하드웨어 구조는 데이터 연산을 최소화함으로써 잔상 현상이 감소되며, 저시력자를 위한 다양한 색상 모드를 지원한다. 제안하는 영상처리 SoC 하드웨어 구조는 Core-A 모듈, Memory Controller 모듈, AMBA AHB bus 모듈, ISP(Image Signal Processing) 모듈, TFT-LCD Controller 모듈, VGA Controller 모듈, CIS Controller 모듈, UART 모듈, Block Memory 모듈로 구성된다. 시각보조기기를 위한 실시간 영상처리 SoC 하드웨어 구조는 Virtex4 XC4VLX80 FPGA 디바이스를 이용하여 검증하였으며, TSMC 180nm 셀 라이브러리로 합성한 결과 동작주파수는 54MHz, 게이트 수 197k이다.

• 정보보호학회논문지
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• 제17권5호
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• pp.65-72
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• 2007

본 논문에서는 기존에 제시된 다양한 고차 차분부채널분석 공격기법에 대해 살펴본다. 하드웨어로 구현된 마스킹 기법에서 두 개의 마스킹 된 중간 값이 병렬로 처리되는 경우 기존의 공격기법에 문제가 있음을 실험적으로 보이고, 이를 해결하기 위해 효율적이며 간단한 사전처리함수를 제안한다. 제안된 사전처리함수를 이용한 2차 DPA 공격과 DEMA 공격결과, 마스킹 대응기법에 대한 2차 차분부채널분석 공격이 매우 위협적인 공격임을 실험적으로 검증할 수 있었다.

• 전기전자학회논문지
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• 제26권3호
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• pp.437-444
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• 2022

본 논문에서는 차량용 반도체에서 CRC 검사를 통해 전송 오류를 검출할 수 있는 SPI 버스 및 I2C 버스를 제안한다. 차량용 반도체에서는 전송에 오류가 발생하여 잘못된 값이 전달되는 경우 치명적인 결과가 발생한다. LIN 버스, CAN 버스와는 다르게 SPI와 I2C 등 구조가 간단한 직렬 인터페이스에서는 전송 오류를 검출하는 방법이 없기 때문에 직렬 인터페이스에 적용할 전송 오류 검출방법을 제시할 필요가 있다. 본 논문에서는 SPI 및 I2C의 통신 프로토콜에 CRC 검사를 사용하여 전송 오류를 검출하는 방법을 제시하고 이를 FPGA로 설계하여 효과적으로 오류를 검출할 수 있음을 검증하였다.

• 한국항행학회논문지
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• 제13권3호
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• pp.319-326
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• 2009

본 논문에서는 위성항법신호감시국용 GPS/갈릴레오 복합 수신기에서의 소프트웨어 기반의 GPS L1 및 갈릴레오 E1/E5a 신호처리 결과를 기술한다. 성능 검증을 위해 GNSS RF 신호 시뮬레이터 또는 GPS 위성의 실제 신호를 사용하였고, 세부적으로는 광대역 안테나, 112MHz 샘플링 주파수 및 8비트 양자화 레벨을 제공하는 RF/IF 유니트를 이용하여 갈릴레오 시험위성인 지오베-A(GIOVE-A) E1 신호처리를 통해, 갈릴레오 신호처리를 검증하고, FPGA 기반의 신호처리 보드상에서의 시험결과를 제시한다.

• 한국정보통신학회논문지
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• 제14권1호
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• pp.89-96
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• 2010

본 논문은 얼굴을 관심 영역(ROI)으로 사용하는 자동 초점(AF, Auto Focusing) 시스템을 위 한 얼굴 검출 기능(Face Detection)의 얼굴 추적 향상 방법에 관한 것이다. 피부색을 바탕으로 얼굴을 검출하는 기존의 얼굴 검출 기능에서는 얼굴을 추적하기 위하여 이전 프레임에 검출된 얼굴 영역에 대하여 현재 프레임의 스킨 픽셀 비율을 사용한다. 이 방법은 동영상에서 얼굴 영역의 안정성은 뛰어나지만, 얼굴 추적 성능은 다소 떨어진다. 따라서 얼굴 추적 성능을 향상 시키기 위하여, 이전 프레임에 검출된 얼굴 영역과 현재 프레임에 검출된 얼굴 영역의 겹침을 조사하여 겹치는 영역의 면적을 이용하여 얼굴을 추적하는 방법을 제안하였다. 검증을 위하여 FPGA 보드와 모바일 폰 카메라용 CIS를 이용하여 실시간으로 얼굴 검출을 촬영하였고, 검출된 얼굴의 이동 궤적을 이용하여 성능을 검증하였다.

• 전자공학회논문지C
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• 제36C권3호
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• pp.8-16
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• 1999

본 논문에서는 변형된 유클리드(Modified Euclid) 알고리즘을 이용한 {{{{ { GF}_{ } }}}}(2\sup 8\)의 Reed-Solomon(RS) 복호기에 대하여 VLSI로 설계하였다. 면적의 관점에서 효율적인 설계를 위하여 레지스터와 유클리드 ALU를 최대로 공유하는 여러 가지의 새로운 구조를 제안하였다. 에러 위치 다양식 (σ(χ))과 에러 평가 다항식 (ω(χ))을 계산하기 위하여 16개의 ALU 대신에 1개의 ALU를 사용하였으며, 이들 다항식의 계수를 저장하기 위한 레지스터를 24개 대신에 18개를 사용하였다. VHDL을 이용하여 시뮬레이션을 행하고 FLEX\sup TM\ FPGAF를 이용하여 구현을 행함으로써 제안한 구조에 대한 정확성을 검증하였으며 DVD(Digital Versatile Disc)시스템을 위하여(208,192,17) RS 부호와 (182,172,11) RS 부호에 대한 복호 기능을 갖는 RS 복호기를 0.6㎛의 CMOS TLM Compass\sup TM 라이브러리를 사용하여 게이트 숫자가 약 17,000 이고, 코어 면적이 2.299×2.284(5.25㎟)인 VLSI로 설계함으로써 효용성을 검증하였다. 한편, 설계한 칩은20MHz로 동작함을 확인하여 DVD의 요구조건인 3.74MHz를 만족함을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.99-102
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• 2012

이미지 크기 조절기는 영상을 화면에 표시하기 위한 디스플레이 장치나 원하는 크기의 영상을 처리할 필요가 있는 영상처리블록 등에서 사용하게 되는 IP이다. 제안한 이미지 크기 조절기는 기존의 이미지 크기 조절기에서 사용하는 프레임 메모리가 아닌 라인 메모리를 사용하고 기본 유닛에 대한 기존 연산 과정에 $2^m$배를 확대해주고 다시 시프트하여 $2^m$배를 축소시키는 방법을 추가함으로써, 하드웨어 구현이 용이하고 적은 자원을 소모하며 뛰어난 정밀도를 가진 이미지 크기 조절기를 보인다. 또한 기존의 이미지 크기 조절기들과 다르게 크기 조절을 위한 내부 파라미터를 자동으로 자체 계산하는 직렬 제산기를 내장하여 IP의 효율성을 증가시켰다. 본 논문에서는 이미지 크기 조절기를 Verilog HDL로 설계하였고 검증을 하기 위하여 이미지 센서와 LCD를 이용하는 어플리케이션 IC에 적용되어 Xilinx Vertex-4 XC4LX80 FPGA로 기능 및 타이밍 검증을 마쳤다. 또한 TSMC 0.18um 공정을 이용하여 ASIC으로도 구현하였다.

• 한국통신학회논문지
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• 제38C권7호
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• pp.623-629
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• 2013

본 논문에서는 뇌파 전송 프로토콜 설계하고 이를 검증할 테스트 플랫폼 제작 결과를 소개한다. 건식 전극에서 검출된 뇌파는 인접한 ADC(analog-to-digital converter)를 거쳐 디지털 신호로 변환되고, 각 센서 노드에서 디지털 신호로 변환된 뇌파는 $I^2C$(inter-integrated circuit) 프로토콜을 통해서 DSP(digital signal processor) 플랫폼으로 전송된다. DSP 플랫폼에서는 뇌파 전처리 알고리즘 수행 및 뇌 특성 벡터 추출 등의 기능을 수행한다. 본 연구에서는 각 채널당 10비트 또는 12비트 ADC를 사용하여 최대 16채널의 데이터를 전송하기 위하여 $I^2C$ 프로토콜을 적용하였다. 실험결과 4바이트 데이터 버스트전송을 수행하면 통신오버헤드가 2.16배로 측정이 되어 10 비트 또는 12 비트 1 ksps ADC를 16채널로 사용시 총 데이터전송율이 각각 345.6 kbps, 414.72 kbps 로 확인되었다. 따라서 400 kbps 고속전송모드 $I^2C$를 사용할 경우 ADC 비트에 따라서 슬레이브와 마스터의 채널비가 각각 16:1, $(8:1){\times}2$ 로 되어야 한다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.518-518
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• 2008

현재 전차선 높이 및 편위 측정을 위한 측정시스템은 원천기술 자체를 독일, 일본, 프랑스, 이탈리아에서 제품개발 이전에 기술 특허를 출원하여 선점이 되어있어 국내 전차선에 적합하고 정밀도가 높은 기술 개발과 더불어 측정을 위한 원천기술의 자체개발이 필요하다. [1, 2] 따라서, 독자적이고 독립적인 원천기술을 개발하고 객관적 검증을 위해 기초시험과 이미지프로세싱 기법을 이용한 선형화로 원천, 측정기술 확보와 동시에 실질적 기술 검증이 필요하다. 이를 위해 Line Scan Camera 및 시스템 구성 후 시험을 위해 카메라고정과 모의시험을 위해 지그를 제작하였으며 측정된 데이터를 저장하고 Line Scan Camera를 동작하기 위한 프로그램을 개발하여 이를 구현하고자 하였다.