• 한국정보통신학회논문지
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• 제13권10호
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• pp.2197-2204
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• 2009

본 논문에서는 다중입력 다중출력 (Multiple Input Multiple Output: MIMO) 시스템에서 Maximum Likelihood (ML) 수신기와 같은 성능을 가지지만 복잡도가 낮은 Sphere Decoding (SD) 알고리즘에 대해 분석하고 그 성능을 평가한다. 각각의 송신 안테나에서 채널로 전송되는 독립적인 신호는 QPSK 와 16QAM 방식을 사용하여 변조되며, 채널은 산란이 활발하게 일어나는 레일리 (Rayleigh) 평탄 페이딩 채널로 가정한다. 수신기에서 수신된 신호는 Fincke & Pohst SD 알고리즘에 의해 각 송신 안테나로부터의 독립적인 신호로 검파되며, 그 성능이 ZF (Zero Forcing), MMSE (Minimum Mean Square Error), SIC (Successive Interference Cancelation), 그리고 ML 수신기의 성능과 비교되었다. 추가적으로 복잡도를 줄이기 위해 개선된 형태인 Viterbo & Boutros SD 알고리즘을 이용하여 검파된 신호의 BER 성능과 부동 소수점 연산량(Floating Point Operations: FLOPS)이 각각 비교 분석되었다.

• 한국정보처리학회논문지
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• 제3권3호
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• pp.572-580
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• 1996

본 논문은 IPMT법에 부분스캔설계 방법을 적용하여, IPMT법의 적용 한계를 개선 한 순차회로의 테스트생성법에 관해 기술한다. IPMT법에서의 像계산(image computation) 시 방대한 계산량이 필요로한 문제점을 해결하기 위하여,부분스캔설계를 도입하여테스트 복잡도를 줄인 후 IPMT법으로 테스트생성을 한다. 부분스캔설계를 위한 스캔 플립플롭의 선택은 순차회로의 狀態 함수를 二分決定그래프가binary decision diagram) 로 표현했을 때의 노드의 크기 순으로 한다. 본 방법을 이용하여 ISCAS'89 벤치마크회로에 대해 실험 한 결과, 종래의 IPMT법 에서 100% 고장검출률을 얻을 수 없었던 s344, s420에 대해 20% 부분스캔으로 100%의 고장검출률을 얻었고, sl423에 대해서는 80%의 부분스캔으로 100% 고장검출률을 얻었다.

• Nuclear Engineering and Technology
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• 제53권10호
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• pp.3327-3334
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• 2021

Present electric grids are advanced to integrate smart grids, distributed resources, high-speed sensing and control, and other advanced metering technologies. Cybersecurity is one of the challenges of the smart grid and nuclear plant digital system. It affects the advanced metering infrastructure (AMI), for grid data communication and controls the information in real-time. The research article is emphasized solving the nuclear and smart grid hardware security issues with the integration of field programmable gate array (FPGA), and implementing the latest Time Authenticated Cryptographic Identity Transmission (TACIT) cryptographic algorithm in the chip. The cryptographic-based encryption and decryption approach can be used for a smart grid distribution system embedding with FPGA hardware. The chip design is carried in Xilinx ISE 14.7 and synthesized on Virtex-5 FPGA hardware. The state of the art of work is that the algorithm is implemented on FPGA hardware that provides the scalable design with different key sizes, and its integration enhances the grid hardware security and switching. It has been reported by similar state-of-the-art approaches, that the algorithm was limited in software, not implemented in a hardware chip. The main finding of the research work is that the design predicts the utilization of hardware parameters such as slices, LUTs, flip-flops, memory, input/output blocks, and timing information for Virtex-5 FPGA synthesis before the chip fabrication. The information is extracted for 8-bit to 128-bit key and grid data with initial parameters. TACIT security chip supports 400 MHz frequency for 128-bit key. The research work is an effort to provide the solution for the industries working towards embedded hardware security for the smart grid, power plants, and nuclear applications.

• 전기전자학회논문지
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• 제25권3호
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• pp.479-484
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• 2021

본 논문은 SIMT구조의 GPGPU에서 적은 core수로 고성능을 달성하기 위한 구조를 제안하고 설계하였다. 모바일기기에 적용하기 위한 GPGPU는 소모전력대비 성능을 높이기 위한 구조가 필수적이다. 소모전력을 줄이기 위해서 core수가 줄어든 대신 성능을 높이기 위해 thread를 관리하기 위한 warp scheduler의 size를 4로 하여 일반적인 GPGPU의 32 보다 크게 줄였다. Warp size를 적게 되면 pipeline의 idle cycle수를 줄일 수 있고 cache 메모리 접근시 miss penalty를 줄이기 위한 memory latency 적용이 효율적이다. 설계된 GPGPU는 부동소수점 연산을 포함하는 테스트 프로그램으로 연산 성능을 측정하고 28nm CMOS공정으로 소비전력을 측정하여 전력당 성능지수로 104.5GFlops/Watt를 얻었다. 본 논문의 결과는 Nvidia의 Tegra K1과 비교하였을 때 약 4배 우수한 전력당 성능지수를 보였다.

• 문화기술의 융합
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• 제7권1호
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• pp.558-563
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• 2021

양자점 셀룰라 오토마타(Quantum-Dot Cellular Automata)는 기존의 CMOS 회로의 물리적 크기 한계를 극복하여 효율적인 회로 설계가 가능할 뿐만 아니라 에너지 효율이 우수한 특징 때문에 많은 연구 단체에서 주목받고 있는 차세대 나노 회로 설계기술이다. 본 논문에서는 QCA를 이용하여 기존 디지털 회로 중 하나인 T 플립플롭 회로를 제안한다. 기존에 제안되었던 T 플립플롭들은 다수결게이트를 기반으로 설계되었기 때문에 회로가 복잡하며 지연시간이 길다. 따라서 다수결게이트를 최소화시키며, 셀 간 상호작용을 이용한 XOR 게이트 기반의 T 플립플롭을 설계함으로써 회로의 복잡도를 줄이고, 지연시간을 최소화한다. 제안하는 회로는 QCADesigner를 사용하여 시뮬레이션을 진행하며, 기존에 제안된 회로들과 성능을 비교 및 분석한다.

• 한국항행학회논문지
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• 제24권6호
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• pp.557-565
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• 2020

원자로의 출력신호를 감시하는 노외중성자속감시계통의 열화상태를 점검하기 위해서는 원자로에서 방출되는 중성자 펄스를 감지하여 처리하는 전자카드에서 주파수형태로 감지하여 전압으로 변환한 후 대수 형태의 직류전압 값을 얻는 방법을 이용한다. 실제로 원전에서 적용하는 방법으로서는 주파수 카운터와 flip-flop 조합으로 이 과정을 수행하거나, 또는 다이오드펌프와 캐패시터의 조합을 이용하는 방법을 쓰며, 아직도 이 방법이 일반적으로 쓰이고 있다. 이 방법들은 높은 주파수에서는 신뢰성이 높으나 낮은 주파수에는 오차가 크고 측정시간도 오래 걸린다는 문제점이 있다. 따라서 본 연구에서는 고출력대의 고주파수 범위뿐만 아니라 중위출력 범위 주파수대, 그리고 극히 저출력 범위에 속해 있는 취약주파수대인 0.21 Hz~2 kHz 범위의 낮은 주파수대에 이르는 광범위한 주파수를 대수직류전압으로 신뢰성 높게 변환시킬 수 있는 장치를 개발하였다. 개발된 선택회로의 신뢰성을 확인하기 위하여 원전에서 사용되는 실제의 데이터값을 적용하여 테스트하였으며, 그 결과를 분석하여 선택회로의 정당성을 입증하였다.

• 한국정보통신학회논문지
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• 제25권12호
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• pp.1882-1889
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• 2021

본 논문은 타원곡선 암호에 핵심 연산으로 사용되는 모듈러 곱셈의 고성능 하드웨어 구현에 대해 기술한다. NIST P-521 곡선에 적합한 521-비트 고성능 모듈러 곱셈기를 3-way Toom-Cook 정수 곱셈과 고속 축약 알고리듬을 적용하여 설계하였다. 정수곱셈 결과에 3이 곱해져 출력되는 3-way Toom-Cook 알고리듬의 속성을 고려하여, 피연산자에 1/3을 곱한 Toom-Cook 도메인 상에서 모듈러 곱셈이 연산되도록 구현하였다. 모듈러 곱셈기를 xczu7ev FPGA 디바이스에 구현하여 하드웨어 동작을 검증하였으며, 69,958개의 LUT와 4,991개의 플립플롭 그리고 101개의 DSP 블록의 하드웨어 자원이 사용되었다. Zynq7 FPGA 디바이스에서 최대 동작주파수는 50 MHz으로 예측되었으며, 초당 약 416만 번의 모듈러 곱셈을 연산할 수 있는 것으로 평가되었다.

• 한국정보통신학회논문지
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• 제26권4호
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• pp.548-555
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• 2022

본 논문은 타원곡선 디지털 서명 알고리듬 (Elliptic Curve Digital Signature Algorithm; ECDSA)의 핵심 연산으로 사용되는 타원곡선 암호 (Elliptic Curve Cryptography; ECC)의 하드웨어 구현에 대해 기술한다. 설계된 ECC 프로세서는 NIST P-521 곡선 상의 8가지 연산 모드 (점 연산 4가지, 모듈러 연산 4가지)를 지원한다. 점 스칼라 곱셈 (PSM)에 필요한 연산량을 최소화하기 위해 5가지 PSM 알고리듬과 4가지 좌표계에 따른 연산 복잡도 분석을 토대로 radix-4 Booth 인코딩과 수정된 자코비안 좌표계를 적용하여 설계하였다. 모듈러 곱셈은 수정형 3-Way Toom-Cook 정수 곱셈과 수정형 고속 축약 알고리듬을 적용하여 구현되었다. 설계된 ECC 프로세서는 xczu7ev FPGA 디바이스에 구현하여 하드웨어 동작을 검증하였다. 101,921개의 LUT와 18,357개의 플립플롭 그리고 101개의 DSP 블록이 사용되었고, 최대 동작주파수 45 MHz에서 초당 약 370번의 PSM 연산이 가능한 것으로 평가되었다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제11권1호
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• pp.1-8
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• 2022

RISC-V는 오픈 소스 명령어 집합 구조로, 간단한 기본 구조를 가지며 목적에 따라 명령어 집합을 유연하게 확장할 수 있다. 본 논문에서는 소형, 저전력 32-bit RISC-V 프로세서를 설계하여 RISC-V 임베디드 시스템 연구를 위한 기반을 마련하고자 하였다. 설계한 프로세서는 2단계 파이프라인으로 구성하였고, RISC-V ISA 중 FENCE, EBREAK 명령어를 제외한 32-bit 정수형 ISA 및 인터럽트 처리를 위한 특권 ISA를 지원한다. Vivado Design Suite를 이용하여 합성한 결과 Xilinx Zynq-7000 FPGA에서 1895개의 LUT 및 1195개의 플립플롭을 사용하였고, 0.001W의 전력을 소모하였다. 이를 GPIO, UART, 타이머와 함께 시스템을 구성하여 합성하였고, FPGA 상에서 FreeRTOS를 포팅하여 16MHz에서의 동작을 검증하였다. Dhrystone, Coremark 벤치마크를 통해 성능을 측정하여 목적에 따라 확장 가능한 저전력 고효율 프로세서임을 보였다.

• 정보처리학회 논문지
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• 제13권3호
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• pp.140-147
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• 2024

한국에서 청각장애인은 지체장애인에 이어 두 번째로 많은 등록 장애인 그룹이다. 하지만 수어 기계 번역은 시장 성장성이 작고, 엄밀하게 주석처리가 된 데이터 세트가 부족해 발전 속도가 더디다. 한편, 최근 컴퓨터 비전과 패턴 인식 분야에서 트랜스포머를 사용한 모델이 많이 제안되고 있는데, 트랜스포머를 이용한 모델은 동작 인식, 비디오 분류 등의 분야에서 높은 성능을 보여오고 있다. 이에 따라 수어 기계 번역 분야에서도 트랜스포머를 도입하여 성능을 개선하려는 시도들이 제안되고 있다. 본 논문에서는 수어 번역을 위한 인식 부분을 트랜스포머와 3D-CNN을 융합한 3D-CvT를 제안한다. 또, PHOENIX-Wether-2014T [1]를 이용한 실험을 통해 제안 모델은 기존 모델보다 적은 연산량으로도 비슷한 번역 성능을 보이는 효율적인 모델임을 실험적으로 증명하였다.