• 한국정보통신학회논문지
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• 제14권11호
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• pp.2548-2554
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• 2010

본 논문에서는 의료 서비스를 위한 뇌전기파(EEG: electroencephalogram) 신호 분석용 FFT(Fast Fourier Transform) 프로세서를 구현하였다. 실시간으로 발생하는 EEG 신호를 블록으로 나누어 short-time FFT 처리하기 위해 Hamming 창 함수를 사용하였으며, 이로 인해 감소되는 양끝의 값은 1/2 오버랩 시켜 보완하였다. 0~100 [Hz] 사이의 주파수 특성을 갖는 뇌전기파의 효율적인 대역 분석을 위해 256-point FFF 프로세서를 radix-4 알고리듬을 적용하여 구현하였으며, 단일 메모리 뱅크 구조를 사용하여 집적도를 높였다. 설계된 FFT 프로세서는 FPGA 구현을 통해 가능을 검증하였으며, 연산오차가 2% 이내로 높은 연산 정밀도를 갖는다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 제13회 신호처리 합동 학술대회 논문집
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• pp.537-540
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• 2000

일반적으로 음향 반향 제거에서 반향의 임펄스 응답이 큰 경우 주파수 영역의 알고리듬은 시간 영역 알고리듬에 비해 긴 임펄스 응답에 따른 많은 계산량과 입력신호의 통계적 특성에 의한 영향을 줄일 수 있다. 그러나 주파수 영역 알고리듬에서는 시간 영역의 신호를 주파수 영역으로 변환시킬 때 필터 차수의 2배의 FFT 연산이 필요하게 되어, 긴 차수로 인한 실행 시간 지연이 발생하고 많은 메모리가 필요하다. 이러한 문제점을 감소시키고 수렴성능을 향상시키기 위한 MDF 알고리듬이 제안되었으나 계산량이 많은 단점이 있고, UMDF와 AUMDF 알고리듬은 계산량은 감소되나 수렴성능이 저하되는 문제점이 있다. 본 논문에서는 기존의 MDF 알고리듬과 거의 동일한 수렴성능을 유지하면서 연산량과 메모리를 줄일 수 있는 수정된 AUMDF 알고리듬을 제안하였으며, 모의 실험을 통해 결과를 확인하였다.

• 사물인터넷융복합논문지
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• 제10권2호
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• pp.17-23
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• 2024

국내 상수도관의 파열, 결함 등으로 인한 누수율로 인한 손실이 매우 크고, 이런 누수를 예방을 위한 방지 대책이 필요한 상황이다. 본 논문에서는 진동 센서를 활용한 누수 탐지 센서를 개발하고 인공지능 기술을 활용한 최적의 누수 탐지 알고리듬을 제시하고자 한다. 상수도 배관에서 취득한 진동음은 FFT(Fast Fourier Transform)를 이용한 전처리 과정을 거친 뒤, 최적화된 트리 기반 부스팅 알고리듬을 적용하여 누수 분류를 하였다. 다양한 실증 환경에서 취득한 약 26만여 개의 실험 데이터에 적용한 결과 기존의 SVM(Support Vector Machine) 방법에 비해약 4%가 향상된 97%의 정확도를 얻었고, 연산 처리속도는 약 1,362배가 향상되어 엣지 디바이스 적용에도 적합함을 확인하였다.

• 한국정보통신학회논문지
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• 제12권12호
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• pp.2140-2145
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• 2008

UWB 초고속 무선통신 시스템을 위한 MB-OFDM용 128-포인트 FFT 프로세서를 설계하였다. 128-포인트 FFT 프로세서는 Radix-2 FFT 알고리듬과 R2SDF 파이프라인 구조에 기초하고 있으며, VHDL을 이용하여 구현되었다. 그 결과는 Modelsim을 이용하여 검증되었으며, Xilinx Vertex-II FPGA를 이용하여 합성된 결과 18.7MHz의 동작주파수를 얻을 수 있었다. 제안된 128-포인트 FFT 프로세서는 병렬처리 되는 FFT 프로세서의 한 블록으로 이용될 수 있으며, 이를 이용하여 고속의 병렬처리 FFT 모듈이 구현될 수 있게 된다. 따라서 본 논문은 4개의 128-포인트 FFT 프로세서를 병렬로 연결하여 4배의 동작주파수를 얻을 수 있었으며, 결과적으로 MB-OFDM에서 요구되는 동작주파수 이상의 성능을 얻게 되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 추계학술대회
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• pp.393-396
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• 2009

본 연구에서는 OFDM 기반 통신 시스템을 위한 가변길이 FFT/IFFT 프로세서를 설계하였다. 설계된 FFT/IFFT 프로세서는 $N=64{\times}2^k$ ($0{\leq}k{\leq}7$)의 8가지 크기에 대해 FFT/IFFT 연산이 가능하며, in-place 방식의 단일 메모리 구조를 기반으로 FFT 길이에 따라 radix-4와 radix-2 DIF 알고리듬의 혼합구조가 적용된다. 메모리 감소와 연산 정밀도 향상을 위해, 중간결과 값의 크기에 따른 2단계 조건적 스케일링 기법을 적용하여 설계되었다. 설계된 가변길이 FFT/IFFT 프로세서의 성능을 평가한 결과, 64점~8,192점 FFT 연산의 경우 평균 60-dB 이상의 정밀도를 가지며, $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 75-MHz@3.3-V의 클록주파수로 동작 가능한 것으로 평가되었다. 64점 FFT 연산에 $2.55-{\mu}s$가 소요되고, 8,192점 FFT 연산에 $762.7-{\mu}s$가 소요되어 OFDM 기반의 무선 랜, DMB, DVB 시스템의 요구조건을 만족한다.

• 한국전자파학회논문지
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• 제18권9호
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• pp.1090-1097
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• 2007

다중 빔 탐색 레이다는 디지털 빔 형성 기술을 이용하여 수신시 적층 빔을 형성하는 최신의 3D(3 Dimensional) 레이다 기술이다. 본 논문에서는 다중 빔 3D 레이다의 빔 형성기 설계 개념 및 다중 경로 현상이 없는 정상 환경 상태에서 표적 고도 추출 방법을 제안하고 고찰해 보고자 한다. FFT(Fast Fourier Transform)수신 빔형성기에서 안테나 정현 공간(sine space) 좌표계 기반으로 표적 고도 추출 알고리듬에 대해 기술하였다. 제안된 알고리듬은 1개의 look-up 테이블을 이용하여 다양한 고도 및 레이다 주파수 대역에 대해서 일치하는 결과가 나오는 것을 시뮬레이션으로 확인하였다.

• 한국정보통신학회논문지
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• 제14권1호
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• pp.205-212
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• 2010

본 논문에서는 OFDM 기반의 통신 시스템용 FFT/IFFT 코어 생성기 (FCore_Gen)를 구현하였다. FCore_Gen은 FFT 길이, 입력 비트수, 내부 중간 결과 값의 비트수, 격자계수 비트수 등의 선택에 따라 총 640가지 의 FFT/IFFT 코어를 Verilog-HDL 코드로 생성한다. 생성되는 FFT/IFFT 코어는 in-place 방식의 단일 메모리 구조를 기반으로 하며, FFT 길이에 따라 radix-4, radix-2 알고리듬의 혼합 구조가 적용된다. 또한, 메모리 감소와 연산 정밀도 향상을 위하여 중간 결과 값의 크기에 따른 조건적 스케일링이 연산 stage 단위로 적용되도록 하였다. 생성되는 코어를 $0.35-{\mu}m$ CMOS 표준 셀로 합성 한 결과 75-MHz@3.3-V의 속도로 동작 가능하여 64점 FFT 연산에 $2.55-{\mu}s$가 소요되고, 8192 점 FFT 연산에 $762.7-{\mu}s$가 소요되어 OFDM기반의 무선 랜, DMB, DVB 시스템의 요구조건을 만족한다.

• 한국통신학회논문지
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• 제35권2A호
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• pp.209-215
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• 2010

다중 표준을 지원하는 OFDM 기반 통신 시스템용 가변길이 FFT/IFFT 프로세서 (VL_FCore)를 설계하였다. VL_FCore는 $N=64{\times}2^k\;(0{\leq}k{\leq}7)$의 8가지 길이의 FFT/IFFT를 선택적으로 연산할 수 있으며, in-place 방식의 단일 메모리 구조를 기반으로 FFT 길이에 따라 radix-4와 radix-2 DIF 알고리듬의 혼합구조가 적용된다. 중간 결과 값의 크기에 따른 2단계 조건적 스케일링 기법을 적용하여 메모리 크기 감소와 연산 정밀도 향상을 이루었다. 설계된 VL_FCore의 성능을 평가한 결과, 64점~8,192점 FFT 연산에 대해 평균 60 dB 이상의 SQNR 성능을 가지며, $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성하여 23,000 게이트와 32 Kbytes의 메모리로 구현되었다. VL_FCore는 75-MHz@3.3-V의 클록으로 동작하며, 64점 FFT 연산에 $2.25-{\mu}s$, 8,192점 FFT 연산에 $762.7-{\mu}s$가 소요되어 다양한 OFDM 통신 시스템의 요구조건을 만족한다.

• 융합신호처리학회논문지
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• 제8권2호
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• pp.106-112
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• 2007

본 논문은 순환 행렬 분해에 의한 DCT와 DFT의 고속 계산을 위한 하이브리드 아키텍쳐 알고리듬을 제안한다. DCT-II와 DFT 변환 행렬의 순환 분해는 알고리듬적으로 구현하기가 유사한 구조를 제공하며 이것은 단순히 스위칭 모드의 제어에 의해 공통 아키텍쳐를 사용할 수 있게 한다. 두 변환간의 연계는 행렬 순환 공식에 기초하여 유도되었다. DCT/DFT 행렬 분해를 위한 하이브리드 구조 설계를 가능하도록 생성 행렬, 삼각함수 항등식 과 관계식을 사용하여 유도되었다. DCT/DFT 하이브리드 아키텍쳐를 수용하는 쿨리-투키 유형의 고속처리 아키텍쳐에 대한 데이터 흐름도를 작성하였다. 이 데이터 흐름도로부터 적절한 크기의 N에 대해 제안한 알고리듬의 계산 복잡도는 기존의 고속 DCT 알고리듬과 비교할만하다. 다른 직교변환 계산에 FFT 구조의 다중 모드 사용 확장을 위해 좀더 확장된 연구가 필요하다.

• 대한전자공학회논문지
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• 제27권2호
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• pp.144-150
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• 1990

본 논문에서는 레딕스(radix)-2 FFT 알고리듬에 이용하였던 완전 셔플(shuffle)을 확장하여 새로이 얻은 이중 와전 셔플을 적용하여 레딕스-4 FFT 프로세서를 설계하였다. 이 FFT 프로세서는 버터플라이 연산 회로, 입, 출력값과 계수의 번지 발생기, 입, 출력값을 일시 저장하는 레지스터와 제어회로로 구성된다. 또한 입, 출력값과 계수를 저장하기 위해 외부 RAM과 ROM을 필요로 한다. 버터플라이 회로는 12개의 곱셈기와 덧셈기, 뺄셈기, 딜레이 시프트 레지스터(delay shift register)로 되어 있다. 25MHz two phase 클럭으로 동작하는 이 프로세서는 256-절 FFT를 6168 클럭, 즉 247 us 에 계산을 하며 또한, 사용자가 4, 16, 64, 256- 점까지 임의의 점을 선택할 수 있는 유연성을 갖는다. 그리고 2-um 이중 메탈 CMOS 공정을 이용하여 28000 여개의 트랜지스터와 55개의 패트를 $8.0{\times}8.2mm^2$면적에 설계할 수 있었다.