• 한국전자파학회논문지
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• 제19권4호
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• pp.484-491
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• 2008

본 논문에서는 LDMOS FET를 이용하여 스위칭 방식의 L-대역 고속 펄스 고전력 증폭기를 설계하고 제작하였다. 이를 위해 LDMOS FET의 드레인 전원을 스위칭하기 위한 고전압 스위칭 회로를 제안하였다. LDMOS FET를 이용한 펄스 고전력 증폭기는 단일 전원을 사용하고, 소자 특성상 이득과 출력이 높기 때문에 기존의 GaAs FET를 사용한 증폭기에 비해 구조가 간단하며, 사용 전압($V_{ds}=26{\sim}28\;V$)에 비해 최대 허용 전압(65 V)이 $2{\sim}3$배 높아 스위칭 방식에 적합하다. LDMOS FET를 이용하여 제작된 1.2 GHz 대역 100 W 펄스 증폭기는 펄스 폭이 2 us, PRF가 40 kHz의 출력 신호에서 상승 시간이 28.1 ns, 하강 시간이 26.6 ns로 측정되었다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2019년도 전력전자학술대회
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• pp.279-280
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• 2019

본 논문에서는 3KW급 전력변환장치에 적용 가능한 650V급 GaN FET를 사용하여 Half-bridge 구조의 개발보드를 설계 및 제작하고, Double pulse test 실험을 통해 Turn-on 및 off 시스위칭 특성을 분석하였다. 또한 동기정류식 Buck 컨버터에 GaN FET을 적용하고, 유사한 전압 및 전류 정격의 Si MOSFET 소자와 시스템 효율을 비교하여 GaN FET 전력반도체의 성능을 평가하였다.

• 전자공학회논문지A
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• 제29A권2호
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• pp.18-23
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• 1992

Recently, SSPAs(Solid-State Power Amplifiers) with high linearity and efficiency replace TWTAs (Traveling-Wave-Tube Amplifiers) in satellite transponders. In this paper, a power amplifier with maximum output power is designed and constructed using GaAs FET(MGF-1302) as a test model for the development of SSPAs. For conjugate matching of input and output network, transimission lines and stubs are optimized using microwave CAD program, LINMIC+. Power amplifier is realized on the teflon substrate($\in$S1rT=2.45) with a bandwidth of 1GHz at a center frequency of 8GHz. Maximum stable gain of simulation and simulation and experimental result is obtained 9.23, 7.65 dB, respectively.

• IEIE Transactions on Smart Processing and Computing
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• 제5권5호
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• pp.358-365
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• 2016

We propose a novel application of random forest, a machine learning-based general classification algorithm, to analyze the influence of design attributes on the silicon-to-SPICE (S2S) gap. To improve modeling accuracy, we introduce magnification of learning data as well as randomization for the counting of design attributes to be used for each tree in the forest. From the automatically generated decision trees, we can extract the so-called importance and impact indices, which identify the most significant design attributes determining the S2S gap. We apply the proposed method to actual silicon data, and observe that the identified design attributes show a clear trend in the S2S gap. We finally unveil 10nm key fin-shaped field effect transistor (FinFET) structures that result in a large S2S gap using the measurement data from 10nm test vehicles specialized for model-hardware correlation.

• 한국물환경학회지
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• 제28권6호
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• pp.943-953
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• 2012

Because of their unique properties, nano-sized metallic nanomaterials (NMs) have been used in extensive applications of biomedicine, electronics, optics, engineering, and personal care products. Accordingly, with the increasing release of NMs into the environment, numerous studies of nanoecotoxicity have been conducted. Fish embryo toxicity test (FET) has many benefits in evaluating toxicity of NMs as an alternative to a whole-body test in fish. In this study, we collected and analyzed the toxicity studies of metallic NMs on freshwater fish embryos. Most studies have demonstrated that metallic NMs are highly toxic during the early development of fish embryos. However, it should be noted that the results for the same NMs on the same test species show variation due to differences in the size or surface properties of the test NMs and exposure conditions. For the safe use of metallic NMs, we need to analyze their effects based on their properties, test species, environmental media, and diverse conditions.

• 전자공학회논문지
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• 제54권5호
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• pp.123-127
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• 2017

본 논문에서는 FET의 채널저항을 이용한 이미지 제거 혼합기를 제작하여 그 특성을 분석하였다. 이 혼합기는 IF 50MHz~90MHz, LO 8.17GHz 및 RF 8.08GHz~8.12GHz로써 8GHz대역의 64QAM에 적용할 수 있도록 하였다. 측정 결과 -20dBm의 IF 신호와 10dBm의 LO 신호를 인가하였을 때 -33.2dBm의 RF 출력을 얻었으며, 약 12.9dB의 변환손실을 보였으며, 8.1GHz RF 신호에 대하여 LO 신호는 14.3dB, 이미지 신호는 10.4dB의 억압특성을 얻을 수 있었다. 또한 2-tone실험 결과 51.7dBc의 IMD 특성을 얻을 수 있었다.

• Journal of Electrical Engineering and information Science
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• 제2권6호
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• pp.202-207
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• 1997

Design and fabrication issues for an L-band GaAs Monolithic Microwave Integrated Circuit(MMIC) Voltage Controlled Oscillator(VCO) as a component of Personal Communications Systems(PCS) Radio Frequency(RF) transceiver are discussed. An ion-implanted GaAs MESFET tailored toward low current and low noise with 0.5mm gate length and 300mm gate width has been used as an active device, while an FET with the drain shorted to the source has been used as the voltage variable capacitor. The principal design was based on a self-biased FET with capacitive feedback. A tuning range of 140MHz and 58MHz has been obtained by 3V change for a 600mm and a 300mm devices, respectively. The oscillator output power was 6.5dBm wth 14mA DC current supply at 3.6V. The phase noise without any buffer or PLL was 93dB/1Hz at 100KHz offset. Harmonic balance analysis was used for the non-linear simulation after a linear simulation. All layout induced parasitics were incorporated into the simulation with EEFET2 non-linear FET model. The fabricated circuits were measured using a coplanar-type probe for bare chips and test jigs with ceramic packages.

• 전기전자학회논문지
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• 제26권4호
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• pp.553-559
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• 2022

본 논문에서는 cascode GaN FET의 하프 브릿지 구성에서 오실레이션 억제를 위한 RC 스너버 회로 설계 기술을 분석한다. 대표적인 WBG 소자인 cascode GaN FET는 우수한 고속 스위칭 특성이 우수하다. 다만, 이러한 고속 스위칭 특성으로 인하여 false turn-off 문제가 야기되며, 이를 억제하기 위해 RC 스너버 회로가 필수적이다. 따라서, 일반적으로 많이 사용되는 실험 기반의 선정 기법과 근궤적법을 이용한 분석 기법을 비교한다. 일반적인 방법의 경우 실험적 경험을 바탕으로 오실레이션 억제 성능이 만족될 때까지 지속적인 회로 변경이 필요하다. 하지만, 근궤적 기법의 경우 비진동 R-C 맵을 기반으로 초기값을 설정 할 수 있다. 이러한 설계 기술에 따른 성능을 비교하기 위해 모의실험과 실제 더블 펄스 회로 구성을 통한 실험을 진행하였다.

• 한국산학기술학회논문지
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• 제15권11호
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• pp.6821-6829
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• 2014

자동차에서 반도체 소자의 사용이 증가하고 있으며 특히 친환경자동차의 구동장치 부품으로서 고내압 스위칭 사용 증가가 예상된다. 그러나 고내압 소자의 경우는 신뢰성 시험을 하기 위한 장비가 국산화 되어 있지 않다. 그러므로 고내압 소자를 시험하기 위한 전원장치의 개발을 위하여 관련 시험규격을 분석하였다. 특히 자동차용 반도체 신뢰성 시험을 위한 AEC(Automotive Electronic Council) Q101에서 시험항목을 분석하여 개발이 필요한 전원장치의 사양을 결정하였다. 주회로는 풀브리지 컨버터로 선정하였으며 주어진 장치 사양에 따라 각종 변수를 설계하였고, 회로 변수의 적절성은 시뮬레이션을 통하여 검증하였다. 또한 전력부의 병렬운전. 패턴 운전을 위한 인터페이스를 설계하였다. 이를 통해 개발된 제품은 시험을 통하여 특성을 검증하였다.

• 전자공학회논문지A
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• 제30A권2호
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• pp.63-75
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• 1993

As the CMOS technology becomes the most dominant circuit realization method, the cost problem for the test which includes both the transistor-level FET stuck-on and stuck-off faults and the gatelevel stuck-at faults becomes more and more serious. In accordance, this paper proposes a test set and its generation algorithm, which handles both the transistor-level faults and the gate-level faults, thus can unify the test steps during the IC design and fabrication procedure. This algorithm uses only the logic equation of the given logic function as the input resource without referring the transistor of gate circuit. Also, the resultant test set from this algorithm can improve in both the complexity of the generation algorithm and the time to apply the test as well as unify the test steps in comparing the existing methods.