• 한국전자통신학회논문지
• /
• 제14권4호
• /
• pp.787-796
• /
• 2019

본 논문에서는 환자에 링거액 주입 시 주입 완료 상태, 잔여량, 주입 중 상태 및 환자의 긴급 상황 알림 등 링거 주입을 제어하고 상태를 감지하여 이를 무선으로 간호사에 알려주는 링거 주입 IoT 시스템을 위한 설계 및 시험 방안을 제안한다. 이를 위해 링거액 센서 및 스위치, 상태 표시 및 무선 통신 기능을 갖는 회로를 설계하고, 스마트 링거 주입 IoT의 센싱 및 알림 정보를 제어하며, 이를 서버측에 알려 모니터링하기 위한 제어 및 모니터링 알고리즘을 제안한다. 또한 링거 IoT 시스템의 적합성을 시험하기 위해 링거액 감지 시간, 링거액 감지 거리, IoT 모듈 동작 온도, IoT 모듈 입력 파워, IoT 모듈 소비전력, 무선통신 속도 등의 시험기준을 설정하고 시험 결과를 분석한다.

• International journal of advanced smart convergence
• /
• 제11권4호
• /
• pp.96-103
• /
• 2022

This paper presents the analysis of increasing the resolution of True-Time-Delay (TTD) by 0.5-bit for phased-array antenna system which is one of the Multiple-Input and Multiple Output (MIMO) technologies. For the analysis, a 5.5-bit True-Time Delay (TTD) integrated circuit is designed and analyzed in terms of beam steering performance. In order to increase the number of effective bits, the designed 5.5-bit TTD uses Single Pole Triple Throw (SP3T) and Double Pole Triple Throw (DP3T) switches, and this method can minimize the circuit area by inserting the minimum time delay of 0.5-bit. Furthermore, the circuit mostly maintains the performance of the circuit with the fully added bits. The idea of adding 0.5-bit is verified by analyzing the relation between the number of bits and array elements. The 5.5-bit TTD is designed using 0.18 ㎛ RF CMOS process and the estimated size of the designed circuit excluding the pad is 0.57×1.53 mm². In contrast to the conventional phase shifter which has distortion of scanning angle known as beam squint phenomenon, the proposed TTD circuit has constant time delays for all states across a wide frequency range of 4 - 20 GHz with minimized power consumption. The minimum time delay is designed to have 1.1 ps and 2.2 ps for the 0.5-bit option and the normal 1-bit option, respectively. A simulation for beam patterns where the 10 phased-array antenna is assumed at 10 GHz confirms that the 0.5-bit concept suppresses the pointing error and the relative power error by up to 1.5 degrees and 80 mW, respectively, compared to the conventional 5-bit TTD circuit.

• 대한전자공학회논문지SD
• /
• 제43권5호
• /
• pp.54-63
• /
• 2006

본 논문에서는 4세대 이동 통신 시스템에서 요구되는 사양을 위해, 해상도, 동작속도, 칩 면적 및 소모 전력을 최적화한 14b 100MS/s 0.18um CMOS ADC를 제안한다. 제안하는 ADC는 동작 모델 시뮬레이션을 통해 최적화된 구조를 분석 및 검증하여 3단 파이프라인 구조로 설계하였으며, Nyquist 입력에서도 14 비트 수준의 유효비트 수를 가지는 광대역 저잡음 SHA 회로를 기반으로 하고, MDAC에 사용되는 커패시터의 소자 부정합에 의한 영향을 최소화하기 위하여 3차원 완전 대칭 구조를 갖는 레이아웃 기법을 적용하였다. 또한, 100MS/s의 동작 속도에서 6 비트의 해상도와 소면적을 필요로 하는 최종단의 flash ADC는 오픈 루프 오프셋 샘플링 및 인터폴레이션 기법을 사용하였다. 제안하는 시제품 ADC는 SMIC 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 14비트 해상도에서 각각 1.03LSB, 5.47LSB 수준을 보이며, 100MS/s의 샘플링 속도에서 SNDR 및 SFDR이 각각 59dB, 72dB의 동적 성능을 보여준다. 시제품 ADC의 칩 면적은 $3.4mm^2$이며 소모 전력은 1.8V 전원전압에서 145mW이다.

• 한국정보전자통신기술학회논문지
• /
• 제10권1호
• /
• pp.23-30
• /
• 2017

현재는 도로조명의 경우 기존 메탈할라이드 램프 400W이하로 설치되어 있어 에너지절약형 조명으로 대체가 이루어지고 있으며, 무전극 램프는 터널조명과 고천정조명 적용분야를 타겟으로 더욱 활발한 교체가 이루어질 것으로 예상된다. 따라서 추가적으로 고효율, 고출력 무전극 램프 시스템 개발이 필요한 상황이다. 본 연구에서는 고출력 무전극 램프의 설계 및 제작을 진행하여 가스종류 및 가스압에 따른 비교 분석, 아말감 종류에 따른 특성 분석 등을 통한 무전극 램프 최적화를 진행하였다. 현재 고출력 무전극 램프 방전관 및 페라이트코어에 맞는 가스압 300~350[mmHg] 사이로 최적화 하였다. 인듐(In) 아말감을 적용한 무전극 램프로 점등회로 매칭을 완료하여 250W(정격${\pm}10%$)로 정격소비전력으로 최적화를 완료하였다.

• 한국정보통신학회논문지
• /
• 제25권11호
• /
• pp.1635-1641
• /
• 2021

능동 노이즈 제어 시스템이 내장되어 있는 휴대용 시스템은 저전력 구동이 요구된다. 능동 노이즈 제어를 위한 과도한 안티 노이즈 탐색 동작은 내장 배터리의 빠른 전력 소모를 발생시킨다. 시스템의 동작 조건에 따라 적응적으로 노이즈를 제거 할 수 있는 방법이 요구되며, 전력 소모를 줄이는 방법은 오늘날의 휴대용 시스템에서 매우 중요한 핵심 기능이 되고 있다. 본 논문에서는 다양한 노이즈가 입력될 수 있는 시스템에서 이진 탐색 알고리즘을 이용한 고속의 능동 노이즈 제어(Active Noise Control, ANC) 방법을 제안한다. 연구를 위해 구현된 아키텍처는 입력 신호로부터 노이즈로 간주되는 주파수 성분을 감지하고, 이진 탐색 알고리즘을 이용하여 일반적인 선형 탐색 알고리즘 보다 훨씬 더 빠른 속도로 안티 노이즈 생성을 위한 적절한 진폭 값을 찾게 된다. 실험 결과를 통해 제안한 알고리즘의 동작이 성공적으로 수행함을 확인하였다.

• 전자공학회논문지
• /
• 제52권5호
• /
• pp.51-57
• /
• 2015

본 논문에서는 생체 신호 처리를 위한 14비트 이상의 고 해상도를 갖는 A/D 변환기 설계를 위하여 공급 전압이 1.8V인 CMOS 델타-시그마 변조기를 설계하였다. 본 논문에서 제안하는 4차 델타 시그마 변환기는 타임 인터리빙 기술을 이용하여 회로를 시간에 따라 재구성해 연산증폭기를 재사용하는 구조를 통해 차수에 따라 4개의 연산증폭기가 필요한 회로를 2개의 연산증폭기 만으로 구동 시켰다. 또한 스위치드 커패시터 적분기 구조상의 특징인 샘플링 시간과 적분 시간의 동작에 따라 샘플링 커패시터의 크기를 조절함으로서 저항 성분으로부터 발생하는 열잡음인 KT/C 잡음을 감소시킬 수 있는 회로를 제안하였다. 제안한 델타-시그마 변조기는 Magna 0.18um CMOS n-well 1 폴리 6메탈 공정을 이용하여 제작되었으며 제작된 칩의 측정 결과 전력소모는 1.8V 전원 전압에서 $828{\mu}W$이고 샘플링 및 입력 주파수가 256KHz, 1KHz일 때 최대 SNDR은 75.7dB, DR은 81.3dB로 측정되었다. KT/C 잡음 저감 회로가 적용되지 않은 회로에서는 최대 SNDR이 72.1dB 로 측정되어 KT/C 잡음 저감 회로가 적용되었을 때 약 3dB정도의 성능 향상을 나타내었다. 회로의 FOM은 41pJ/step과 142dB로 계산되었다.

• 한국전자통신학회논문지
• /
• 제18권2호
• /
• pp.285-290
• /
• 2023

압축 회로는 고속 전자 시스템에서 널리 사용되며 곱셈기의 피연산자 수를 감소시키기 위해 사용된다. 본 논문에서 설계한 압축 회로는 m-GDI(: modified Gate-Diffusion Input) 기술을 사용하여 회로의 성능을 향상시켰으며, 4-2, 5-2 및 6-2 압축 회로를 각각 8비트 Dadda 곱셈기 사용하여 성능을 비교하였다. 시뮬레이션 결과, 5-2 압축 회로를 사용한 곱셈기는 4-2 압축 회로와 6-2 압축 회로를 사용한 곱셈기에 비해 전파 지연 시간이 각각 13.99%와 16.26% 감소하였고, PDP(: Power Delay Product)가 각각 4.99%와 28.95% 절감되였다. 하지만 5-2 압축 회로를 사용한 곱셈기는 4-2 압축 회로를 사용한 곱셈기에 비해 소비 전력이 10.46% 증가하였다. 결과적으로 5-2 압축 회로를 사용한 곱셈기가 4-2 및 6-2 압축 회로를 사용한 곱셈기보다 우수한 성능을 갖는 것을 확인하였다. 설계한 회로는 TSMC 65nm CMOS 공정을 사용하여 구현되었으며 SPECTER 시뮬레이션을 통해 그 가능성을 검증하였다.

• 전자공학회논문지
• /
• 제50권11호
• /
• pp.58-63
• /
• 2013

본 논문에서는 광채널을 이용한 디스플레이포트 송수신 구조를 제안한다. 디스플레이포트의 전기적 채널을 광 채널로 바꾸어 장거리에서 고속 데이터 전송을 할 수 있는 메인 채널과, 광통신을 사용해 양방향 보조 채널을 구성하기 위한 구조를 제안하고 구현하였다. 더 나아가 보조채널을 이용하여 HPD 신호를 전송하는 방법을 제안하였으며, 이는 HPD 신호전송에 독립적으로 하나의 광 채널을 할당하여 사용하는 방법을 개선한 것이다. 광통신에 사용되는 전력을 최소화를 목적으로 메인링크에 사용되는 광송신부 전원을 제어하는 방법을 제안하고, 이를 적용하는 방법과 개선 할 수 있는 방법도 제시하였다. 설계된 시스템은 Verilog HDL로 설계 되었으며, 보조채널 송 수신기의 제어회로는 FPGA을 사용하여 합성한 결과 651개의 ALUTs와 511개의 registers를 사용하였으며, 324개의 Block Memory bits를 사용하였다. 최대 동작 속도는 250MHz이다. 제안한 전원제어를 적용하면 절전모드 동작 시, 메인 링크 송신 광모듈에서 740mW의 전원소비를 감소시킬 수 있다.

• 대한전자공학회논문지SD
• /
• 제45권3호
• /
• pp.60-68
• /
• 2008

본 논문에서는 10비트 해상도를 가지면서 0.5V부터 1.2V까지의 전원 전압에서 10MS/s 이상 100MS/s 까지 재구성이 가능한 저전력 2단 파이프라인 ADC를 제안한다. 제안하는 ADC는 0.5V의 전원 전압 조건에서도 10비트 해상도를 얻기 위해 입력단 SHA 회로에는 낮은 문턱 전압을 가지는 소자를 사용한 게이트-부트스트래핑 기법 기반의 샘플링 스위치를 사용하였으며, SHA 회로와 MDAC 회로에 사용된 증폭기에도 넓은 대역폭을 얻기 위해 입력단에는 낮은 문턱 전압을 가지는 소자를 사용하였다. 또한 온-칩으로 집적된 조정 가능한 기준 전류 발생기는 10비트의 해상도를 가지고, 넓은 영역의 전원 전압에서 동작할 수 있도록 증폭기의 정적 및 동적 성능을 최적화시킨다. MDAC 회로에는 커패시터 열의 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 전 방향 대칭 구조의 레이아웃 기법을 제안하였다. 한편, flash ADC 회로 블록에는 비교기에서 소모되는 전력을 최소화하기 위해 스위치 기반의 바이어스 전력 최소화 기법을 적용하였다. 시제품 ADC는 0.13um CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.35LSB 및 0.49LSB 수준을 보인다. 또한, 0.8V의 전원 전압 60MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 56.0dB, 69.6dB이고, 19.2mW의 전력을 소모하며, ADC의 칩 면적은 $0.98mm^2$이다.

• 대한전자공학회논문지TC
• /
• 제46권6호
• /
• pp.111-117
• /
• 2009

WCDMA 시스템에서는 네트워크 영역의 결정, 셀 인식, 동기화, 채널 추정, 신호 타이밍 포착 및 추적을 위해 파일럿 채널을 사용한다. 이동통신 서비스 수요의 증가로 인해 도심의 WCDMA 망 환경 하에서 단일한 무선 중계기는 다수의 인접 기지국으로부터 파일럿 신호를 수신하지만 각각의 기지국에서 송신하는 파일럿 채널을 구분하지 못하기에 파일럿 간섭 현상이 나타난다. 이러한 파일럿 간섭은 단말기에서의 잦은 핸드오프로 인한 수신 감도의 저하, 전송 효율 및 통화 품질의 저하, 채널용량의 감소와 불필요한 전력 소모 증가 등의 원인이 된다. 따라서 본 논문에서는 적응 추정 알고리즘인 NLMS 기법을 이용해서 WCDMA 무선 중계기에 적용 가능한 파일럿 간섭 제거 기법을 제안한다. 제안된 기법을 적용하여 각각 링크 레벨에서와 네트워크 레벨 에서 모의실험을 수행하여 무선 중계기 시스템에서의 성능 향상을 평가하였다. 그 결과 링크 레벨 관점에서의 BER 성능 향상과 네트워크 레벨 관점에서 시스템의 콜 드랍 확률의 향상을 각각 확인하였다.