• JSTS:Journal of Semiconductor Technology and Science
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• 제13권4호
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• pp.291-302
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• 2013

NAND flash memory (NFM) based storage devices, e.g. Solid State Drive (SSD), are rapidly replacing conventional storage devices, e.g. Hard Disk Drive (HDD). As NAND flash memory technology advances, its specification has evolved to support denser cells and larger pages and blocks. However, efforts to fully understand their impacts on design objectives such as performance, power, and cost for various applications are often neglected. Our research shows this recent trend can adversely affect the design objectives depending on the characteristics of applications. Past works mostly focused on improving the specific design objectives of NFM based systems via various architectural solutions when the specification of NFM is given. Several other works attempted to model and characterize NFM but did not access the system-level impacts of individual parameters. To the best of our knowledge, this paper is the first work that considers the specification of NFM as the design parameters of NAND flash storage devices (NFSDs) and analyzes the characteristics of various synthesized and real traces and their interaction with design parameters. Our research shows that optimizing design parameters depends heavily on the characteristics of applications. The main contribution of this research is to understand the effects of low-level specifications of NFM, e.g. cell type, page size, and block size, on system-level metrics such as performance, cost, and power consumption in various applications with different characteristics, e.g. request length, update ratios, read-and-modify ratios. Experimental results show that the optimized page and block size can achieve up to 15 times better performance than the conventional NFM configuration in various applications. The results can be used to optimize the system-level objectives of a system with specific applications, e.g. embedded systems with NFM chips, or predict the future direction of NFM.

• 한국광학회지
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• 제18권1호
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• pp.79-83
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• 2007

본 논문에서는 서로 다른 FSR (free spectral range)을 갖는 두 개의 가변 (tunable) 폴리머 링 공진기 기반의 $1{\times}2$ 스위치를 이용하여 광학적 방식의 채널 선택이 가능한 재구성형 (reconfigurable) 마이크로웨이브 (microwave: MW) 필터를 제안하고 구현하였다. 각 링 공진기는 두 개의 링이 연결되어 있으며 한 개의 링 위에 전극이 형성되어 있으며, 이 전극에 전압을 인가함으로써 열광학효과를 통해 On/Off 스위치로서 동작된다. 입력 MW 신호에 의해서 변조된 광신호를 이 스위치를 통해 특정 포트로 라우팅(routing)하고 광검출기를 통해 복원함으로써 두 개의 채널이 선택되는 MW 대역통과 필터 특성을 얻었다. 중심주파수가 10 GHz인 채널 I 이 선택된 경우, 소멸비는 ${\sim}30dB$, 대역폭은 1 GHz, Q값은 10, 최대 소비전력은 4.1 mW였다. 그리고 중심주파수가 20 GHz인 채널II가 선택된 경우에는 소멸비는 ${\sim}30dB$, 대역폭은 2 GHz, Q값은 10, 최대 소비전력은 8 mW였으며, 각 채널 간의 격리도는 24 dB 이상이었다.

• 대한전자공학회논문지TC
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• 제44권1호
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• pp.69-78
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• 2007

T-DMB 및 mobile-DTV를 위한 주파수 합성기를 1.8V $0.18{\mu}m$ CMOS 공정으로 설계하였다. VCO는 PMOS를 사용하여 위상잡음을 감소시켰고, 인덕터와 캐패시터, 버렉터(varactor)를 선택적으로 스위칭하는 기법을 적용하여 920MHz-2100MHz 대역에서 동작이 가능한 것을 확인하였다. 버렉터 캐패시턴스의 선형 특성을 개선하는 버렉터 바이어스 개수를 2개로 최소화 하였고, 버렉터 스위칭 기법으로 $K_{VCO}$(VCO 이득)를 일정하게 유지할 수 있었다. 추가적으로, VCO 이득 보정 회로를 이용해서 VCO 이득을 유지하면서, VCO 이득의 간격을 일정하게 유지하도록 설계하였다. VCO와 PFD, CP, LF는 Cadence Spectre를 이용하여 검증하였고, 분주기는 Spectre와 Matlab Simulink, ModelSim, HSPICE를 이용하여 검증하였다. VCO의 소모 전력은 10mW, 56.3%의 tuning range, 1.58GHz 출력 주파수에서 -127dBc/Hz @ 1MHz offset(오프셋)의 잡음 특성을 확인하였다. 주파수 합성기의 전체 소모 전력은 18mW, 주파수 합성기의 고착시간은 약 $140{\mu}s$이다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.168-168
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• 2008

Dimension of a transistor has rapidly shrunk to increase the speed of device and to reduce the power consumption. However, it is accompanied with several problems like direct tunneling through the gate dioxide layer and low conductivity characteristic of poly-Si gate in nano-region. To cover these faults, study of new materials is urgently needed. Recently, high dielectric materials like $Al_2O_3$, $ZrO_2$, and $HfO_2$ are being studied for equivalent oxide thickness (EOT). However, poly-Si gate is not compatible with high-k materials for gate-insulator. Poly Si gate with high-k material has some problems such as gate depletion and dopant penetration problems. Therefore, new gate structure or materials that are compatible with high-k materials are also needed. TiN for metal/high-k gate stack is conductive enough to allow a good electrical connection and compatible with high-k materials. According to this trend, the study on dry etching of TiN for metal/high-k gate stack is needed. In this study, the investigations of the TiN etching characteristics were carried out using the inductively coupled $BCl_3$-based plasma system and adding $Cl_2$ gas. Dry etching of the TiN was studied by varying the etching parameters including $BCl_3$/Ar gas mixing ratio, RF power, DC-bias voltage to substrate, and $Cl_2$ gas addition. The plasmas were characterized by optical emission spectroscopy analysis. Scanning electron microscopy was used to investigate the etching profile.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.73-78
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• 2011

본 논문은 DAB 응용을 위한 주파수 합성기를 1.8V $0.18{\mu}m$ CMOS 공정으로 설계하였다. VCO는 NP-core를 사용하여 저전력 특성, 출력 파형의 대칭적 특성을 향상시켰다. 커패시터 뱅크와 버랙터(varactor) 뱅크를 선택적으로 스위칭 하는 기법을 적용하여 1302.34MHz - 1949.51MHz 에서 동작이 가능한 것을 확인하였다. 버랙터 커패시턴스의 선형 특성을 개선하는 버랙터 바이어스 개수를 2개로 최소화 하였고, 버랙터 스위칭 기법으로 $K_{vco}$(VCO 이득)를 일정하게 유지할 수 있었다. 또한, VCO 주파수 보정 회로를 추가하여 VCO 이득의 간격을 일정하게 유지하도록 설계하였다. VCO와 주파수 합성기의 각 블록은 $0.18{\mu}m$ CMOS 공정으로 설계하여 Cadence Spectre를 이용하여 검증하였고, 측정된 VCO 소모 전류는 9mA, 39.8%의 tuning range, 주파수 합성기 전체의 소모 전력은 18 mW 이다.

• 전자공학회논문지
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• 제51권11호
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• pp.107-113
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• 2014

60GHz 무선 통신 시스템에 적용 가능한 전압 제어 발진기와 고속 4분주기를 65nm CMOS 공정을 사용하여 설계했다. 전압제어 발진기는 전류소스와 NMOS 차동쌍 LC구조로 설계하였으며 분주기는 차동 인젝션 록킹 구조에 베렉터를 추가하여 동작주파수 범위를 조절할 수 있는 구조로 설계했다. 전압 제어 발진기와 분주기에 모두 전류소스를 추가하여 전원잡음에 따른 위상잡음 특성을 개선하였다. 전압 제어 발진기는 64.36~67.68GHz의 동작범위가 측정됐고, 고속 4분주기는 전압 제어 발진기의 동작범위에 대해 정확한 4분주가 가능하며 5.47~5.97dBm의 높은 출력전력이 측정됐다. 분주기를 포함한 전압제어 발진기의 위상잡음은 1MHz 오프셋 주파수에서 -77.17dBc/Hz이고 10MHz 오프셋 주파수에서 -110.83dBc/Hz이다. 소모전력은 전원전압 1.2V에서 38.4mW 이다 (VCO 포함).

• 대한전자공학회논문지SD
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• 제41권3호
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• pp.101-108
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• 2004

단열회로를 이용하여 16-bit ALU와 단열회로에 4가지 위상을 가지는 전원클럭을 공급하기 위한 전원클럭 발생기를 설계하였다. 4개의 전원클럭 신호선의 전하는 AC 형태의 전원클럭을 통해서 복원되어 에너지 소모를 줄인다. 구현에 사용한 단열회로는 ECRL(efficient charge recovery logic) 형태를 기본으로 하였으며 0.35㎛ CMOS 공정을 사용하여 설계하였고 3.3V 전원을 사용하였다. 회로설계 후 layout을 진행하였으며, layout 후 LPE(layout parasitic extraction)를 수행하여 이를 모의실험에 사용하였다. 모의실험결과 전원클럭 발생기를 포함한 단열회로를 이용한 ALU는 동일한 구조를 갖는 기존의 CMOS ALU보다 1.15～1.77배 정도의 에너지소모를 감소 시켰다.

• 한국통신학회논문지
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• 제39B권9호
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• pp.578-589
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• 2014

본 논문에서는 교차로 주변 고정된 위치에 있는 노변기지국과 자동차통신단말, 그리고 스마트폰 앱의 긴밀한 상호 연동을 통해 교차로에서의 안전성을 제고하고 이동 효율성을 향상하기 위한 사이버-물리 교차로 시스템(CPIS)을 소개한다. CPIS에서 자동으로 보행자/운전자 모드를 결정하고, GPS 수신기로부터 위치와 속도 정보를 수집하며, 보행자와 운전자에게 CPIS 서비스 인터페이스를 제공하는 스마트폰 앱인 Smartphone Agent (SA)를 제안한다. SA의 보행자 모드에서 스마트폰의 배터리 소모를 최적화하고 CPIS 서비스들을 효과적으로 제공하기 위한 연결성 관리 기법으로 적응적 위치 갱신 및 핸드오버 제어 알고리듬을 제안한다. CPIS 시작품 제작에 필요한 임베디드 시스템 기반의 노변기지국과 자동차통신단말, 그리고 안드로이드 앱 SA를 실제로 개발한다. 부산대학교 캠퍼스 주변에서 다양한 교통수단을 활용하여 이동하면서 수집한 데이터를 기반으로 본 논문에서 제안하는 SA의 연결성 관리 기법들이 우수한 성능을 얻을 수 있음을 보인다.

• 한국전자통신학회논문지
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• 제13권5호
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• pp.1037-1042
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• 2018

최근 인간의 뇌를 모방하여 정보를 학습하고 처리하는 뉴로모픽 기술에 대한 연구는 꾸준히 진행되고 있다. 뉴로모픽 시스템의 하드웨어 구현은 다수의 간단한 연산절차와 고도의 병렬처리 구조로 구성이 가능하여, 처리속도, 전력소비, 저 복잡도 구현 측면에서 상당한 이점을 가진다. 또한 저 전력, 소형 임베디드 시스템에 적용 가능한 뉴로모픽 기술에 대한 연구가 급증하고 있으며, 정확도 손실 없이 저 복잡도 구현을 위해서는 입력데이터의 차원축소 기술이 필수적이다. 본 논문은 멀티모달 센서 데이터를 처리하기 위해 멀티모달 센서 시스템, 다수의 뉴론 엔진, 뉴론 엔진 컨트롤러 등으로 구성된 경량 인공지능 엔진과 특징추출기를 설계 하였으며, 이를 위한 병렬 뉴론 엔진 구조를 제안하였다. 설계한 인공지능 엔진, 특징 추출기, Micro Controller Unit(MCU)를 연동하여 제안한 경량 인공지능 엔진의 성능 검증을 진행하였다.

• 한국전기전자재료학회논문지
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• 제23권2호
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• pp.169-173
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• 2010

Because of power consumption increase, global warming, and limitation of installation, not only high reliability and interruption capability but also compact and light power apparatuses are needed. In this paper, E field calculation and experiment were processed to identify the influence of the shape of end shield and gap distance. It is expected that the results of FEM simulation and experiments could be the basic data to develop VI. the results of FEM simulation and experiments are as following. Firstly, maximum E fields were compared by means of finite element method as a function of the shape of end shield. 3 types of models were used to analyze maximum E field of each model and the influence of shape of shield could be identified. As a result, proposed L type shield could reduce the maximum E field by 20%. Secondly, the influence of the gap distance between end shields on E field was analyzed. As the gap distance become short the gap distance between inner walls of ceramic also become short. And the maximum E field concentrated on inner wall of ceramic finally increased. Thirdly, the experiment was conducted by fabricating each prototype. As a result, no creepage occurred in shieldless model. In other words, creepage occurred in the shield-installed models. And creepage inception voltages were different from each other because of the difference of maximum E field. Fourthly, The equation that shows relation between calculated E field and measured creepage inception voltage was proposed as a result of FEM analysis and experiment. It is concluded that when designing VI this equation could be important data to reduce time and cost by identifying indirectly the optimal gap distance and the shape of shield required to prevent creepage.