• 대한전자공학회논문지SD
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• 제46권7호
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• pp.22-28
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• 2009

멀티프로세서가 임베디드 시스템에서 널리 쓰임에 따라 지원되는 전력 최소화 기법을 이용하여 태스크를 수행하기 위해 필요한 에너지의 소모량을 줄여야 할 필요성이 대두된다. 본 논문은 동적 전압 스케일링 및 전력 셧다운을 이용하여 에너지 소모를 최소화 하는 태스크 스케줄링 알고리즘을 멀티프로세서 환경을 위해 제안하였다. 제안된 알고리즘에서는 전력 셧다운시의 에너지 및 타이밍 오버헤드를 고려하여 반복적으로 태스크 할당 및 태스크 순서화를 수행한다. 제안된 반복적인 태스크 스케줄링을 통해 전체 에너지 소모를 줄이는 가장 좋은 해를 얻을 수 있었다. 전체 에너지 소모는 리니어 프로그래밍 모델 및 전력 셧다운의 임계 시간을 고려하여 계산되었다. 실제 어플리케이션으로부터 추출된 표준 태스크 그래프에 기반을 둔 실험 결과를 통해 하드웨어 자원 및 시간제한에 따른 에너지 소모 관계를 분석하였다. 실험 결과를 볼 때 제안된 알고리즘은 기존의 우선권 기반의 태스크 스케줄링에 대해서 의미 있는 성능 향상을 얻을 수 있었다.

• 한국전자통신학회논문지
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• 제14권6호
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• pp.1145-1152
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• 2019

본 논문에서는 디지털 회로와 저소비전력 및 고속연산의 장점을 가진 아날로그 회로를 혼용하기 위하여, 저전력 전류모드 12비트 ADC(: Analog to Digital Converter)를 제안하였다. 제안하는 12비트 ADC는 4비트 ADC의 cascade 구조를 사용하여 소비전력을 줄일 수 있었으며, 변환 current mirror 회로를 사용해 칩면적을 줄일 수 있었다. 제안된 ADC는 매그나칩/SK하이닉스 350nm 공정으로 구현하였고, Cadence MMSIM을 사용하여 post-layout simulation를 진행하였다. 전원전압 3.3V에서 동작하고, 면적은 318㎛ x 514㎛를 차지하였다. 또한 제안하는 ADC는 평균 소비전력 3.4mW의 저소비전력으로 동작하는 가능성을 나타내었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 하계종합학술대회 논문집(2)
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• pp.561-564
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• 2004

The motion estimation which requires huge computation consumes large power in a video encoder. Although a number of fast-search algorithms are proposed to reduce the power consumption, the smaller the computation, the worse the performance they have. In this paper, we propose an architecture that a low energy management scheme can be applied with several fast-search algorithm. In addition. we show that ECVH, a software scheduling scheme which dynamically changes the search algorithm, the operating frequency, and the supply voltage using the remaining slack time within given power-budget, can be applied to the architecture, and show that the power consumption can be reduced.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권1호
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• pp.131-144
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• 2015

An extensive investigation of the influence of gate engineering on the CNTFET switching, high frequency and circuit level performance has been carried out. At device level, the effects of gate engineering on the switching and high frequency characteristics for CNTFET have been theoretically investigated by using a quantum kinetic model. It is revealed that hetero - material - gate CNTFET(HMG - CNTFET) structure can significantly reduce leakage current, enhance control ability of the gate on channel, and is more suitable for use in low power and high frequency circuits. At circuit level, using the HSPICE with look - up table(LUT) based Verilog - A models, the performance parameters of circuits have been calculated and the optimum combinations of ${\Phi}_{M1}/{\Phi}_{M2}/{\Phi}_{M3}$ have been concluded in terms of power consumption, average delay, stability, energy consumption and power - delay product(PDP). We show that, compared to a traditional CNTFET - based circuit, the one based on HMG - CNTFET has a significantly better performance (SNM, energy, PDP). In addition, results also illustrate that HMG - CNTFET circuits have a consistent trend in delay, power, and PDP with respect to the transistor size, indicating that gate engineering of CNTFETs is a promising technology. Our results may be useful for designing and optimizing CNTFET devices and circuits.

• ETRI Journal
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• 제37권1호
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• pp.118-127
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• 2015

The power consumption of 3D many-core processors can be reduced, and the power delivery of such processors can be improved by introducing voltage island (VI) design using on-chip voltage regulators. With the dramatic growth in the number of cores that are integrated in a processor, however, it is infeasible to adopt per-core VI design. We propose a 3D many-core processor architecture that consists of multiple voltage clusters, where each has a set of cores that share an on-chip voltage regulator. Based on the architecture, the steady state temperature is analyzed so that the thermal characteristic of each voltage cluster is known. In the voltage scaling and task scheduling stages, the thermal characteristics and communication between cores is considered. The consideration of the thermal characteristics enables the proposed VI formation to reduce the total energy consumption, peak temperature, and temperature gradients in 3D many-core processors.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.351-354
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• 2000

In the past, we proposed an IDDQ testable design method for static CMOS PLA circuits. All bridging faults can be detected in NOR planes of our testable designed PLA circuits by IDDQ testing with 4 kinds of test input vectors which are independent of the logical functions to be realized. However, the testable designed PLA circuits consume large power in the normal operation. In this paper, a new IDDQ testable design method is proposed and evaluated by some experiments. The experimental results show that the PLA circuit designed with our method can work with low power consumption than the previous one.

• 한국태양에너지학회:학술대회논문집
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• 한국태양에너지학회 2008년도 추계학술발표대회 논문집
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• pp.126-131
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• 2008

The large buildings in Korea usually use the generators to control the peak load of electronic consumption during the summer. It is necessary that these generators emit carbon dioxide, since they use gas or gasoline for their fuel. This study is to analyze the data of electronic consumption and operation of the generators at COEX, one of the representative complex building clusters in Korea, and to compare to the amount of carbon dioxide emitted per 1kWh from the domestic power plant by analogizing the frequency of using the generator during the summer and the amount of fuel consumption by the capacity of the generator and estimating the amount of carbon dioxide emitted from the generator.

• 융합신호처리학회논문지
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• 제16권3호
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• pp.115-121
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• 2015

가정 및 사무실의 전기/전자 기기가 내부 혹은 외부로부터 주 기능 수행을 위한 명령을 기다리고 있는 상태에서 소모되는 대기전력을 차단할 수 있는 장치를 저가로 개발하였다. 대기전력을 줄이기 위한 노력이 선진국들뿐만 아니라 국제적 차원에서 경주되고 있다. 우리나라도 가구당 전자/전기기기 보유대수가 증가되는 추세에 따른 대기전력이 점차 증가하고 있어 전기 에너지 낭비의 큰 요인이 되고 있다. 기존의 대기전력 차단장치는 그 장치 자체의 소비전력이 크고, 구조가 복잡하여 사용 의미를 퇴색시키는 문제점을 안고 있다. 본 논문에서는 기존 제품의 이러한 문제점을 보완시키고 대기전력을 완전히 차단하는 저가형 대기전력 차단장치를 제안한다. 그리고 제안한 대기전력 차단장치를 누전차단기와 콘센트에 적용하여 회로를 설계 및 구현하고 실험을 통하여 그 우수성을 확인하였다.

• 한국전자파학회논문지
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• 제23권8호
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• pp.985-994
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• 2012

본 논문에서는 wireless body area network(WBAN) 채널을 분석하기 위해 실제 채널을 측정하고, 그것의 통계적 특성들을 조사하였다. On-/off-body 채널에서, 인체의 움직임을 고려하기 위해 대표적인 움직임들을 같이 측정하여 그 분석 결과들을 비교하였다. 또한, 세 종류의 신호 전송 기법을 제한된 Outage 확률을 가질 때 최소 소비 전력을 분석하여, 이론적인 총 전력 소비를 계산하였다. 그리고 채널 측정 데이터들을 통해 이론과 실제의 차이를 분석하였다. 본 논문의 결과로 협력 통신을 통하여 전송 효율을 높일 수 있음을 알 수 있으며, 센서 노드의 부착 위치와 움직임이 신호 전송 전력에 어떠한 영향을 미치는지 확인할 수 있다.

• 동력기계공학회지
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• 제21권4호
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• pp.84-93
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• 2017

This study was carried out to improve the electric power consumption of HVAC in the blow mold machine(BMM) and work environment. The experiment was conducted with the simulated HVAC system of 1/15 of the actual BMM. The temperature of main facility and two preheaters was fixed at 200 and $60^{\circ}C$ respectively in all test conditions. The measured points of temperature were chosen as critical locations considering the work environment. The tendency of temperature distributions decreases as the duct was closed to the main facility. The reduction rate of power consumption of HVAC increases up to 32.3% when both duct and cooling systems are operated. Also the efficiency of HVAC is improved about 9% through the modified design of duct system. It notes that the electric power consumption of HVAC can be reduced by the optimum design and operating condition of duct and cooling system.