• 대한전자공학회논문지SD
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• 제45권5호
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• pp.1-11
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• 2008

본 논문에서는 디지털 코드 오차 보정 기법을 사용한 15비트 50MS/s CMOS 파이프라인 ADC를 제안한다. 제안하는 ADC는 15비트 수준의 고해상도에서 면적과 전력 소모를 최소화하기 위해서 4단 파이프라인 구조를 사용하며 전체 ADC의 아날로그 회로를 변경하지 않고 첫 번째 단에 약간의 디지털 회로만을 추가하는 디지털 코드 오차 보정 기법을 적용한다. 첫 번째 단에서 소자 부정합으로 인해 발생하는 코드 오차는 나머지 세 단에 의해 측정된 후 메모리에 저장되고 정상 동작 시 메모리에 저장된 코드 오차를 디지털 영역에서 제거하여 보정한다. 모든 MDAC 커패시터 열에는 주변 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하여 소자 부정합에 의한 영향을 최소화하면서 동시에 첫 번째 단의 소자 부정합을 보다 정밀하게 측정하도록 하였다. 시제품 ADC는 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 15비트 해상도에서 각각 0.78LSB 및 3.28LSB의 수준을 보이며, 50MS/s의 샘플링 속도에서 최대 SNDR 및 SFDR은 각각 67.2dB 및 79.5dB를 보여준다. 시제품 ADC의 칩 면적은 $4.2mm^2$이며 전력 소모는 2.5V 전원 전압에서 225mW이다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.431-432
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• 2012

In the era of 20 nm scaled semiconductor volume manufacturing, Microelectronics Manufacturing Engineering Education is presented in this paper. The purpose of microelectronic engineering education is to educate engineers to work in the semiconductor industry; it is therefore should be considered even before than technology development. Three Microelectronics Manufacturing Engineering related courses are introduced, and how undergraduate students acquired hands-on experience on Microelectronics fabrication and manufacturing. Conventionally employed wire bonding was recognized as not only an additional parasitic source in high-frequency mobile applications due to the increased inductance caused from the wiring loop, but also a huddle for minimizing IC packaging footprint. To alleviate the concerns, chip bumping technologies such as flip chip bumping and pillar bumping have been suggested as promising chip assembly methods to provide high-density interconnects and lower signal propagation delay [1,2]. Aluminum as metal interconnecting material over the decades in integrated circuits (ICs) manufacturing has been rapidly replaced with copper in majority IC products. A single copper metal layer with various test patterns of lines and vias and $400{\mu}m$ by $400{\mu}m$ interconnected pads are formed. Mask M1 allows metal interconnection patterns on 4" wafers with AZ1512 positive tone photoresist, and Cu/TiN/Ti layers are wet etched in two steps. We employed WPR, a thick patternable negative photoresist, manufactured by JSR Corp., which is specifically developed as dielectric material for multi- chip packaging (MCP) and package-on-package (PoP). Spin-coating at 1,000 rpm, i-line UV exposure, and 1 hour curing at $110^{\circ}C$ allows about $25{\mu}m$ thick passivation layer before performing wafer level soldering. Conventional Si3N4 passivation between Cu and WPR layer using plasma CVD can be an optional. To practice the board level flip chip assembly, individual students draw their own fan-outs of 40 rectangle pads using Eagle CAD, a free PCB artwork EDA. Individuals then transfer the test circuitry on a blank CCFL board followed by Cu etching and solder mask processes. Negative dry film resist (DFR), Accimage$^{(R)}$, manufactured by Kolon Industries, Inc., was used for solder resist for ball grid array (BGA). We demonstrated how Microelectronics Manufacturing Engineering education has been performed by presenting brief intermediate by-product from undergraduate and graduate students. Microelectronics Manufacturing Engineering, once again, is to educating engineers to actively work in the area of semiconductor manufacturing. Through one semester senior level hands-on laboratory course, participating students will have clearer understanding on microelectronics manufacturing and realized the importance of manufacturing yield in practice.

• 센서학회지
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• 제11권3호
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• pp.163-170
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• 2002

본 논문에서는 양극반응과 복합 산화법($H_2O/O_2$ 분위기에서 $500^{\circ}C$, 1시간 열산화와 $1050^{\circ}C$, 2분간 RTO(Rapid Thermal Oxidation) 공정)을 이용한 두꺼운 OPSL(Oxidized Porous Silicon Layer)을 형성하여 이를 마이크로머시닝 기술을 이용함으로써 $10\;{\mu}m$ 두께의 OPS(Oxidized Porous Silicon) 에어 브리지를 제조하고, 그 위에 전송선로를 형성하여 그 RF 특성을 조사하였다. OPS 에어 브리지 위에 형성된 CPW(Coplanar Waveguide)의 손실이 OPSL 위에 형성된 전송선의 삽입손실보다 약 2dB 정도 적은 것을 보여주었으며, 반사손실은 OPSL 위에 형성된 전송선의 반사손실보다 적으며 약 -20 dB를 넘지 않고 있다. 본 연구에서 개발한 산화된 다공질 실리콘 멤브레인 및 에어 브리지 구조는 CMOS 공정 후에 사용 가능하며, 초고주파 회로 설계시 편리성과 유용성을 제시하고 있다.

• 대한전자공학회논문지SD
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• 제43권6호
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• pp.9-17
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• 2006

SoC(System-On-Chip) 시스템에서 초 저전력 시스템을 구현하기 위한 dynamic voltage and frequency scaling (DVFS)알고리즘에 사용될 시스템 버스의 다중 코어 전압 레벨을 생성해주는 새로운 다계층(multi-level) 코어 전압용 high-speed level up/down Shifter 회로를 제안한다. 이 회로는 내부 회로군과 외부 회로군 사이에서 서로 다른 전압레벨을 조정 접속하는 I/O용 level up/down shifter interface 회로로도 동시에 사용된다. 제안하는 회로는 인터페이스 접속에서 불가피하게 발생하는 속도감쇄와 Duty Ratio 불안정 문제를 최소화하는 장점을 갖고 있다. 본 회로는 500MHz의 입력 주파수에서 $0.6V\sim1.6V$의 다중 코어 전압을 각 IP들에서 사용되는 전압레벨로, 또는 그 반대의 동작으로 서로 Up/Down 하도록 설계하였다 그리고 제안하는 I/O 용 회로의 level up shifter는 500MHz의 입력 주파수에서 내부 코어 용 level up shifter의 출력전압인 1.6V를 I/O 전압인 1.8V, 2.5V, 3.3V로 전압레벨을 상승 하도록 설계하였으며, level down shifter는 반대의 동작으로 1Ghz의 입력 주파수에서 동작하도록 설계하였다. 시뮬레이션 및 결과는 $0.35{\mu}m$ CMOS Process, $0.13{\mu}m$ IBM CMOS Process 와 65nm CMOS model 변수를 이용한 Hspice를 통하여 검증하였다. 또한, 제안하는 회로의 지연시간 및 파워소모 분석과 동작 주파수에 비례한 출력 전압의 Duty ratio 왜곡에 대한 연구도 하였다.

• 한국정보전자통신기술학회논문지
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• 제16권6호
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• pp.454-464
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• 2023

본 논문은 센서 노드 응용을 위한 1MS/s의 샘플링 속도를 가지는 저전력 8비트 비동기 축차근사형(successive approximation register, SAR) 아날로그-디지털 변환기(analog-to-digital converter, ADC)를 제안한다. 이 ADC는 선형성을 개선하기 위해 부트스트랩 스위치를 사용하며, 공통모드 전압(Common-mode voltage, VCM) 기반의 커패시터 디지털-아날로그 변환기 (capacitor digital-to-analog converter, CDAC) 스위칭 기법을 적용하여 DAC의 전력 소모와 면적을 줄인다. 외부 클럭에 동기화해서 동작하는 기존 동기 방식의 SAR ADC는 샘플링 속도보다 빠른 클럭의 사용으로 인해 전력 소비가 커지는 단점을 가지며 이는 내부 비교를 비동기 방식으로 처리하는 비동기 SAR ADC 구조를 사용하여 해결할 수 있다. 또한, 낮은 해상도의 설계에서 발생하는 큰 디지털 전력 소모를 줄이기 위해 동적 논리 회로를 사용하여 SAR 로직를 설계하였다. 제안된 회로는 180nm CMOS 공정으로 시뮬레이션을 수행하였으며, 1.8V 전원전압과 1MS/s의 샘플링 속도에서 46.06𝜇W의 전력을 소비하고, 49.76dB의 신호 대 잡음 및 왜곡 비율(signal-to-noise and distortion ratio, SNDR)과 7.9738bit의 유효 비트 수(effective number of bits, ENOB)를 달성하였으며 183.2fJ/conv-step의 성능 지수(figure-of-merit, FoM)를 얻었다. 시뮬레이션으로 측정된 차동 비선형성(differential non-linearity, DNL)과 적분 비선형성(integral non-linearity, INL)은 각각 +0.186/-0.157 LSB와 +0.111/-0.169 LSB이다.

• 마이크로전자및패키징학회지
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• 제31권2호
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• pp.69-77
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• 2024

최근 전자기기의 소형화, 다기능화 등으로 인한 전자부품 실장 영역의 한계치를 극복하고 플라스틱 사출물에 직접 회로를 인쇄하고 소자 및 부품을 실장하는 molded interconnect device (MID) 형태의 패키징 기법이 도입되고 있다. 다만 열 안정성이 낮은 플라스틱 사출물을 사용하는 경우, 종래의 리플로우 공정을 통한 부품 실장에 어려움이 있다. 본 연구에서는 특정 부위 혹은 소재만을 가열할 수 있는 유도가열 현상을 이용하여 플라스틱에 어떠한 열 데미지 없이 솔더를 용융시켜 실장하는 공정을 개발하였다. 가열하고자 하는 부위에 자속을 집중시킬 수 있는 유도가열용 Cu 코일 형상을 설계하고, 유한요소해석을 통해 패드부 자속 집중 및 가열 정도를 검증하였다. Polycarbonate 기판 위에 실장공정 검증을 위한 LED, capacitor, resistor, connector를 각각 유도가열을 통해 실장하고 작동여부를 확인하였다. 본 연구를 통해 리플로우 공법의 한계를 극복가능한 자기유도를 통한 선택적 가열 공정의 적용 가능성을 제시하였다.

• 한국광학회지
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• 제20권1호
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• pp.1-5
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• 2009

최근 광 격자구조나(photonic crystal) 표면 플라즈몬파(surface plasmon) 혹은 실리콘을 이용한 나노(nano) 스케일의 광 회로 시스템에 대한 연구가 활발한데, 이는 이미 한계에 다다른 전자회로속도의 한계를 극복하고 지금보다도 훨씬 작은 회로를 구성할 수 있는 이점이 있기 때문이다. 현재까지 보고된 바 있는 광 결합 시스템들은 그 크기가 나노 스케일의 광 회로 시스템에 비해 커서 광 결합 시스템으로서의 의미가 퇴색되고 있는데 본 논문에서는 매우 짧은 초점 거리를 가지며 매우 얇은 구조를 가지는 프레넬 렌즈를 이용한 광 결합 시스템을 제안하여 광 결합 시스템을 나노 스케일 광 회로 시스템과 비교할 수 있을 정도로 소형화 하는 방법을 모색하였다. 본 논문에서는 금 슬릿을 채용한 프레넬 렌즈를 제안하여 설계하고 그 구조를 이용해 2차원 전산모사를 수행하였다. 그 결과, 일반 프레넬 렌즈의 광 결합 효율이 약 43%인데 반해, 금 슬릿을 채용한 프레넬 렌즈의 광 결합 효율은 가장 효율적인 구조로 설계하였을 경우에 최대 약 65%의 광 결합 효율을 보인다. 일반 프레넬 렌즈에 비해 50% 이상의 광 결합 효율의 향상을 달성하였다.

• 전자공학회논문지 IE
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• 제49권1호
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• pp.18-23
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• 2012

본 논문에서 소형 휴대기기용 DC-DC 변환기를 위한 전압보호회로를 설계 하였다. 제안하는 전압보호회는 저전압 보호회로(UVLO)와 고전압 보호회로(OVP) 로 구성되며, 비교기와 바이어스 회로를 사용하여 구현하였다. XFAB $1{\mu}m$ CMOS 공정을 SPICE 모의실험을 통하여 특성 확인을 하였다. 모의실험 결과, 저전압 보호회로(UVLO)는 입력 전압이 4.8 V 이상이 되면 턴-온 되며, 4.2 V 이하가 되면 턴-오프가 되어 저전압의 입력전압이 인가될 때 회로의 오작동을 막을 수 있다. 고전압 보호회로(OVP)는 기준전압 3.8V 이상의 출력전압이 발생하였을 때 회로를 차단하여 소자의 파괴를 막아 안정성과 신뢰성을 높일 수 있다. 또 가상의 DC-DC 변환기 제어회로에 연결한 결과 전압의 이상에 따른 전압보호회로의 동작여부를 확인하였다. 본 논문에서 제안하는 전압보호회로는 DC-DC 변환기의 보호회로 셀로 유용하게 사용 될 것으로 사료된다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.75-85
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• 2009

본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.

• 전자공학회논문지D
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• 제35D권9호
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• pp.26-34
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• 1998

본 논문은 주사전자현미경(SEM)의 전자총을 이용하여 MCM 또는 PCB 회로기판의 신호연결선에서 전압차를 유도시켜 개방/단락 등의 결함을 측정 검사하는 방법을 제시한다. 본 실험에서는 주사전자현미경의 구조를 변형시키지 알고 회로기판의 개방/단락 검사를 실시할 수 있는 이중전위전자빔(Dual Potential) 검사방법을 사용한다. 이중전위전자빔(Dual Potential) 측정검사 방법은 이차전자수율 값 δ의 차이를 유기시키는 δ < 1 인 충전 전자빔과 δ > 1 인 읽기 전자빔을 사용하여 한 개의 전자총이 각각 다른 가속전압에 의해 생성된 두 개의 전자빔으로 측정하는 방법으로 특정 회로네트에 대한 개방/단락 등의 측정 검사가 가능하다. 또한 읽기 전자빔을 이용할 경우 검사한 회로 네트를 방전시킬 수 있어 기판 도체에 유기된 전압차를 없앨 수 있는 방전시험도 실시할 수 있어, 많은 수의 회로네트를 지닌 회로 기판에 대해 측정 검사할 때 충전되어 있는 회로네트에 대한 측정오류를 줄일 수 있다. 측정검사를 실시한 결과 glass-epoxy 회로기판 위에 실장된 구리(Cu) 신호연결선은 7KeV의 충전 전자빔으로 충전시키고 10초 이내에 주사전자현미경을 읽기 모드로 바꾸어 2KeV의 읽기 전자빔으로 구리표면에서의 명암 밝기 차이를 읽어 개방/단락 상태를 검사할 수 있었다. 또한 IC 칩의 Au 패드와 BGA의 Au 도금된 Cu 회로패드를 검사한 결과도 7KeV 충전 전자빔과 2KeV 읽기 전자빔으로 IC칩 내부회로에서의 개방 단락 상태를 쉽게 검사할 수 있었다. 이 검사방법은 주사전자현미경에 있는 한 개의 전자총으로 비파괴적으로 회로 기판의 신호 연결선의 개방/단락 상태를 측정 검사할 수 있음을 보여 주었다.