• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 제37회 하계학술대회 논문집 C
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• pp.1372-1373
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• 2006

An electrostatic discharge (ESD) protection device, so called, N-type SCR with P-type MOSFET pass structure (NSCR_PPS), was analyzed for high voltage I/O applications. A conventional NSCR_PPS device shows typical SCR-like characteristics with extremely low snapback holding voltage, which may cause latchup problem during normal operation. However, a modified NSCR_PPS device with proper junction/channel engineering demonstrates highly latchup immune current- voltage characteristics.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.587-588
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• 2006

This paper presents the new structural zener triggered silicon-controlled rectifier (ZTSCR) electrostatic discharge (ESD) protection circuit. The proposed ESD protection circuit has lower triggering voltage than conventional circuits. The proposed ZTSCR has the triggering voltage of 4V. In the ESD event, this proposed novel ZTSCR ESD protection device could trigger quickly and provide an effective discharging path.

• 전기전자학회논문지
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• 제17권3호
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• pp.378-384
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• 2013

본 논문에서는 높은 홀딩 전압을 갖는 SCR 기반의 파워 클램프용 ESD 보호회로와 whole-chip ESD 보호를 위한 양 방향성 ESD 보호회로를 제안하였다. 측정 결과, 파워 클램프의 경우 N/P-웰과 P-drift 영역의 길이의 변화에 따른 홀딩 전압의 증가를 확인하였으며 I/O의 경우 5V의 트리거 전압과 3V의 홀딩 전압을 확인하였다. 일반적인 whole-chip ESD 보호회로와 달리, VDD-VSS 모드 뿐만 아니라 PD, ND, PS, NS의 ESD stress mode의 방전 경로를 제공하여 효과적인 보호를 제공하며 최대 HBM 8kV, MM 400V의 감내특성을 가진다. 따라서 제안된 whole-chip ESD 보호회로는 2.5V~3.3V의 공급전원을 가지는 application에 적용 가능하다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.805-808
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• 2005

In this study, the design of advanced LVDS(Low Voltage Differential Signaling) I/O interface circuit with new structural low triggering ESD(Electro-Static Discharge) protection circuit was investigated. Due to the differential transmission technique and low power consumption at same time. maximum transmission data ratio of designed LVDS transmitter was simulated to 5Gbps, Also, the LIGCSCR(Latch-up Immune Gate Coupled SCR)was designed. It consists of PLVTSCR (P-type Low Voltage Trigger SCR), control NMOS and RC network. The triggering voltage was simulated to 3.6V. And the latch-up characteristics were improved. Finally, we performed the layout high speed I/O interlace circuit with the low triggered ESD protection device in one-chip.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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• pp.140-141
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• 2006

Background doping concentration (BDC) is proven to be a critical factor to affect the high current behavior of the extended drain NMOSFET (EDNMOS) devices. The EDNMOS device with low BDC suffers from strong snapback in the high current region, which results in poor electrostatic discharge (ESD) protection performance and high latchup risk. However, the strong snapback can be avoided in the EDNMOS device with high BDC. This implies that both the good ESD protection performance and the latchup immunity can be realized in terms of the EDNMOS by properly controlling its BDC.

• 전기전자학회논문지
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• 제17권2호
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• pp.208-213
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• 2013

본 논문에서는 파워클램프용 높은 홀딩 전압을 갖는 사이리스터(SCR: Silicon Controlled Rectifier)구조에 기반한 새로운 구조의 ESD 보호회로를 제안하였다. 제안된 보호회로는 기존의 SCR 구조의 p-well과 n-well에 floating p+, n+를 삽입하여 홀딩 전압을 증가 시켰다. 제안된 보호회로는 높은 홀딩전압 특성으로 높은 래치업 면역성을 갖는다. 본 연구에서 제안된 보호회로의 전기적 특성 및 ESD 감내특성을 확인하기 위해 Synopsys사의 TCAD Tool을 이용하여 시뮬레이션을 수행하였다. 시뮬레이션 결과 제안된 보호회로는 기존 SCR 기반 ESD 보호회로보다 약 4.98 V의 높은 홀딩전압과 추가적인 floating 영역의 사이즈 변화로 최대 13.26 V의 홀딩전압을 갖는 것을 확인하였다. 또한 기존 SCR 기반 보호회로와 동일한 수준의 감내특성을 갖는 것으로 확인되었다.

• 전자공학회논문지D
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• 제34D권11호
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• pp.37-47
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• 1997

Utilizing 2-dimensional device simulations incorporating lattic eheating models, we analyzed in detail the DC breakdown characterisics of NMOS trasistors with different structures, which are commonly used as ESD protection transistors. The mechanism leading to device failure resulting from electrostatic discharge was explained by analyzing the 1st and 2nd breakdown characteristics of LDD devices. Also a criteria for more robust designs of NMOS transistor structures against ESD was suggested by examining the characteristics changes with changes in structural parameters such as the LDD doping concentration, the drain junction depth, the distance between source/drain contacts, and the source junction area.

• 전기전자학회논문지
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• 제10권2호통권19호
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• pp.149-155
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• 2006

In this study, the design of low voltage DC-DC converter with low triggering ESD (Electro-Static Discharge) protection circuit was investigated. The purpose of this paper is design optimization for low voltage(2.5V to 5.5V input range) DC-DC converter using CMOS switch. In CMOS switch environment, a dominant loss component is not switching loss but conduction loss at 1.2MHz switching frequency. In this study a constant frequency PWM converter with synchronous rectifier is used. And zener Triggered SCR device to protect the ESD phenomenon was designed. This structure reduces the trigger voltage by making the zener junction between the lateral PNP and base of lateral NPN in SCR structure. The triggering voltage was simulated to 8V.

• 전기전자학회논문지
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• 제21권3호
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• pp.234-239
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• 2017

본 논문에서는 PMOS 구조를 삽입한 새로운 구조의 SCR(Silicon Controlled Rectifier)기반 ESD(Electrostatic Discharge) 보호소자를 제안한다. 제안된 ESD 보호회로는 내부에 PMOS가 추가적으로 형성된 구조적 특징을 지니며, Latch-up 면역 특성과 향상된 감내특성을 갖는다. TCAD 시뮬레이션을 이용하여 기존의 ESD 보호회로와 특성을 비교 분석하였다. 시뮬레이션 분석 결과, 제안된 보호 ESD 보호회로는 기존 SCR 기반 ESD 보호소자 HHVSCR(High Holding Voltage SCR)과 같은 우수한 Latch-up 면역 특성을 지닌다. 또한 HBM(Human Body Model) 최대온도 테스트 결과에 따르면, 제안된 ESD 보호회로는 355K의 최대온도 수치를 가지며, 이는 기존 HHVSCR의 373K와 비교하여 대략 20K가량 낮은 온도특성으로, 더욱 향상된 감내특성을 갖는 것으로 확인되었다. 제안된 ESD 보호소자는 N-STACK 기술을 적용하여 설계하여 전압별 적용이 가능함을 시뮬레이션을 통하여 검증하였다. 시뮬레이터로 시뮬레이션을 해본 결과, 제안된 ESD 보호회로는 단일 구조에서 2.5V의 홀딩전압 특성을 지니며, N배수의 증배에 따라 2-STACK 4.2V, 3-STACK 6.3V, 4-STACK 9.1V로 증가된 홀딩전압을 갖는 것을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 1999년도 추계종합학술대회
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• pp.538-542
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• 1999

ESD(Electro-Static Discharge) 보호회로용 nMOSFET에 대하여 TCAD 시뮬레이션을 수행하기 위한 새로운 parameter calibration 방법론을 제안하였다. ESD 특성 측정방법의 하나인 TLP (Transmission Line Pulsing)측정을 이용하는 경우, ESD 입력에 대하여 시간변화에 따른 소자의 특성을 파악할 수 있기 때문에 최근 많은 관심을 받고 있다. 본 논문에서는 TLP 측정의 해석방법과 TCAD simulation, 그리고 parameter calibration의 방법론을 제시하였다.