• 제목/요약/키워드: Double converter

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Recent Advances in Radiation-Hardened Sensor Readout Integrated Circuits

  • Um, Minseong;Ro, Duckhoon;Kang, Myounggon;Chang, Ik Joon;Lee, Hyung-Min
    • Journal of Semiconductor Engineering
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    • 제1권3호
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    • pp.81-87
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    • 2020
  • An instrumentation amplifier (IA) and an analog-to-digital converter (ADC) are essential circuit blocks for accurate and robust sensor readout systems. This paper introduces recent advances in radiation-hardening by design (RHBD) techniques applied for the sensor readout integrated circuits (IC), e.g., the three-op-amp IA and the successive-approximation register (SAR) ADC, operating against total ionizing dose (TID) and singe event effect (SEE) in harsh radiation environments. The radiation-hardened IA utilized TID monitoring and adaptive reference control to compensate for transistor parameter variations due to radiation effects. The radiation-hardened SAR ADC adopts delay-based double-feedback flip-flops to prevent soft errors which flips the data bits. Radiation-hardened IA and ADC were verified through compact model simulation, and fabricated CMOS chips were measured in radiation facilities to confirm their radiation tolerance.

승강기 EDLC 비상전원 전력변환장치 제어 알고리즘 연구 (The Study on Control Algorithm of Elevator EDLC Emergency Power Converter)

  • 이상민;김일송;김남
    • 예술인문사회 융합 멀티미디어 논문지
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    • 제7권6호
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    • pp.709-718
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    • 2017
  • 최근 정전시에 엘리베이터에 탑승한 승객들을 안전하게 대피시킬 수 있는 비상전원장치가 법제화됨에 따라서 이 시스템에 대한 관심이 증대되고 있다. 본 연구에서는 대용량 커패시터에 필요 전력을 직류로 저장한 상태에서 정전시 교류 380V를 발생시켜 엘리베이터가 일정시간 동안 동작할 수 있는 비상전원장치(PCS : Power Conditioning System) 설계에 대한 내용을 다룬다. PCS에 사용되는 전력변환장치의 제어시스템은 원하는 응답 특성을 얻기 위한 전류제어기로 구성되어져 있다. 전류제어기의 설계 방법에는 일반적으로 빠른 응답 특성을 보여주는 데는 비트 제어기 설계를 사용하고 있지만, 복잡한 계산과정을 요구하기 때문에 고성능의 제어기를 필요로 하게 된다. 본 연구에서는 average 전류 제어기법을 사용한 전류제어기의 설계 방법에 대해서 서술하였다. 먼저 단상 시스템의 전류 제어 기법을 통해 제안된 방법의 적합성을 입증한 후 3상 시스템으로 확장시켜서 시스템에 적용하였다. 모델링을 통한 수학적 해석과 PSIM을 이용한 컴퓨터 시뮬레이션을 이용한 검증방법을 통해 본 연구에서 제안한 제어방법의 성능과 효과를 입증하였다.

새로운 기준 전압 인가 방법을 사용하는 8b 200MHz 시간 공유 서브레인징 ADC (An 8b 200MHz Time-Interleaved Subranging ADC With a New Reference Voltage Switching Scheme)

  • 문정웅;양희석;이승훈
    • 전자공학회논문지SC
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    • 제39권4호
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    • pp.25-35
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    • 2002
  • 본 논문에서는 단일 폴리 공정을 기반으로 하여 8b 해상도로 200MHz의 고속 동작을 하기 위해 최적화된 시간 공유 서브레인징 ADC(Analog-to-Digital Converter)를 제안한다. 제안하는 ADC는 높은 정확도를 요구하는 하위 ADC에 이중 채널 구조를 적용하여 높은 샘플링 주파수를 보장하였고, 새로운 기준 전압 인가 방식을 적용하여 기준 전압의 빠른 정착 시간을 얻으면서 동시에 칩 면적을 크게 감소시켰다. 기준 전압을 생성하는 저항열에서는 선형성 및 속도 향상을 위해 기존의 인터메쉬드 구조를 보완한 새로운 저항열을 사용하였다. 8 비트 수준의 정밀도에서 면적 및 전력 소모를 최소화하기 위해 공통 드레인(common- drain) 증폭기 구조를 사용하여 샘플-앤-홀드 증폭기(Sample-and-Hold Amplifier:SHA)를 설계하였으며, 입력단에 스위치와 캐패시터로 구성된 동적 공통 모드 궤환 회로(Dynamic Common Mode Feedback Circuit)를 사용하여 SHA의 동적 동작 범위(dynamic range)를 증가시켰다. 동시에 상위 ADC와 하위 ADC간의 신호 처리를 단순화시키기 위해 상위 ADC에 새로운 인코딩 회로를 제안하였다.

Capacitive Readout Circuit for Tri-axes Microaccelerometer with Sub-fF Offset Calibration

  • Ouh, Hyun Kyu;Choi, Jungryoul;Lee, Jungwoo;Han, Sangyun;Kim, Sungwook;Seo, Jindeok;Lim, Kyomuk;Seok, Changho;Lim, Seunghyun;Kim, Hyunho;Ko, Hyoungho
    • JSTS:Journal of Semiconductor Technology and Science
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    • 제14권1호
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    • pp.83-91
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    • 2014
  • This paper presents a capacitive readout circuit for tri-axes microaccelerometer with sub-fF offset calibration capability. A charge sensitive amplifier (CSA) with correlated double sampling (CDS) and digital to equivalent capacitance converter (DECC) is proposed. The DECC is implemented using 10-bit DAC, charge transfer switches, and a charge-storing capacitor. The DECC circuit can realize the equivalent capacitance of sub-fF range with a smaller area and higher accuracy than previous offset cancelling circuit using series-connected capacitor arrays. The readout circuit and MEMS sensing element are integrated in a single package. The supply voltage and the current consumption of analog blocks are 3.3 V and $230{\mu}A$, respectively. The sensitivities of tri-axes are measured to be 3.87 mg/LSB, 3.87 mg/LSB and 3.90 mg/LSB, respectively. The offset calibration which is controlled by 10-bit DECC has a resolution of 12.4 LSB per step with high linearity. The noise levels of tri-axes are $349{\mu}g$/${\sqrt}$Hz, $341{\mu}g$/${\sqrt}$Hz and $411{\mu}g$/${\sqrt}$Hz, respectively.

GEM을 이용한 고효율 중성자 검출기 설계 (Design of a High Efficiency Neutron Detector Using a GEM)

  • 김용균;박세환;강상묵;정종은
    • Journal of Radiation Protection and Research
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    • 제30권1호
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    • pp.35-37
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    • 2005
  • 한국원자력연구소의 방사선 검출기 연구팀에서는 가스 전자 증폭기를 이용하여 고효율 중성자 검출기를 개발하고 있다. 이중 가스 전자 증폭기를 제작하였고 Ar/Isobutane 혼합기체에서 동작시켰다. 고효율 중성자 검출기에 적용하기 위해서 다중 가스 전자 증폭기 포일 양면에 중성자 변환 물질인 $^6Li$ 또는 $^{10}B$를 코팅하는 것이 고려되었다. 중성자 검출을 위한 박막의 최적화된 두께를 MCNP와 SRIM으로 계산하였다. 중성자 검출 효율은 박막을 구성하는 화합물과 박막 두께를 변화시키면서 계산하였다. 열중성자는 drift plate에 중성자 반응 박막을 입힌 GEM 검출기에 의해서 측정되있다.

온도 보상 및 듀얼 루프를 이용한 부스트 컨버터 LED 드라이버 IC (A dual-loop boost-converter LED driver IC with temperature compensation)

  • 박지훈;윤성진;황인철
    • 한국산업정보학회논문지
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    • 제20권6호
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    • pp.29-36
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    • 2015
  • 본 논문에서는 3개의 선형 전류 레귤레이터 그리고 자동 기준 전압 조절과 출력 전압 조절 루프를 포함하는 LED 배면광 드라이버 IC를 제안한다. 제안한 LED 드라이버에서 출력전압은 이중 피드백 루프를 통해 제어된다. 첫 번째 루프는 출력전압을 감지하고 조절하며, 두 번째 루프는 선형 전류 레귤레이터의 전압 강하를 감지하고 기준전압을 조정한다. 이러한 피드백 루프와, 선형 전류 레귤레이터의 전압강하는 드라이버 효율이 최대가 될 수 있는 최소값으로 유지된다. 드라이버의 출력은 각 채널당 4개의 LED를 가지는 3개의 채널 LED 구조이다. 휘도는 펄스 폭 변조(PWM) dimming 신호에 의해 조절된다. 제안한 드라이버는 0.35um의 60-V 고전압 공정에서 설계되었고, 측정 결과 최대 85% 정도의 효율을 가진다.

양성자 빔 선량 분포 검증을 위한 감마 꼭지점 영상 장치의 양면 실리콘 스트립 검출기 신호처리 모듈 개발 (Development of Signal Processing Modules for Double-sided Silicon Strip Detector of Gamma Vertex Imaging for Proton Beam Dose Verification)

  • 이한림;박종훈;김재현;정원균;김찬형
    • Journal of Radiation Protection and Research
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    • 제39권2호
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    • pp.81-88
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    • 2014
  • 최근, 인체 내 양성자 빔의 선량 분포를 검증하기 위해 새로운 개념의 영상기법인 감마 꼭지점 영상(gamma vertex imaging, GVI)이 제안되었다. GVI는 양성자 빔과 매질과의 핵반응으로 인해 발생하는 즉발감마선의 발생 위치를 결정하기 위해 입사한 감마선을 전자 변환기에서 전자로 변환한 후 전자의 궤적을 추적하는 방법을 사용한다. GVI 영상장치는 감마선을 전자로 변환하기 위한 전자 변환기, 전자 궤적을 추적하기 위한 2대의 양면 실리콘 스트립 검출기(double-sided silicon strip detector, DSSD)와 전자의 에너지 결정을 위한 섬광체 흡수부 검출기로 이루어진다. 본 연구에서는 GVI 영상 장치를 구성하는 DSSD 전용의 신호처리 장치를 구성하는 핵심 장치인 전하 민감형 전치증폭기(charge sensitive preamplifier, CSP) 모듈과 성형 증폭기 모듈을 개발하였으며, 상용 제품과 성능을 비교해 보았다. 감마선원의 에너지 스펙트럼 측정 결과, 자체제작 CSP 모듈이 상용 제품보다 에너지 분해능이 약간 낮은 것을 확인하였으며, 성형 증폭기의 경우 거의 동일한 성능을 보여주는 것을 확인할 수 있었다. 개발된 신호처리 장치의 노이즈의 크기를 나타내는 $V_{rms}$ 값은 6.48 keV으로 평가되었으며, 이는 145 ${\mu}m$의 DSSD에 전달되는 전자의 에너지( > ~51 keV)를 고려할 때 본 장치를 이용하여 전자의 궤적을 충분히 정확하게 결정할 수 있음을 확인할 수 있음을 보여준다.

선형발전기가 탑재된 파랑에너지 추출장치 설계 -II. 선형발전기 (Design of Wave Energy Extractor with a Linear Electric Generator -Part II. Linear Generator)

  • 조일형;최장영
    • 한국해양환경ㆍ에너지학회지
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    • 제17권3호
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    • pp.174-181
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    • 2014
  • 선형발전기가 연결된 부이의 수직운동에 대한 시간영역 해석을 수행하여 얻은 시계열 자료를 가지고 선형발전기를 설계하고 전기에너지 출력특성 및 효율에 대해 살펴보았다. 1차 변환장치로 원통형 부이를 선택하였고, 2차 변환장치로 양측식 할박(Halbach) 배열 영구자석 가동자와 철심형 슬롯리스(Slotless) 고정자로 구성된 선형발전기를 사용하였다. 시간영역에서 부이의 수직운동 속도와 파랑하중을 입력자료로 직선형 영구자석 발전기가 설계되었고, 설계된 발전기는 규칙파 조건에서 유한요소 해석법을 적용하여 발전특성해석을 수행함으로써, 그 타당성이 입증되었다. 또한 불규칙파 조건에서 합리적이고 빠른 해석을 위해, 등가회로법을 적용하여 발전특성 해석을 수행하였는데, 그 결과 역시 매우 타당함을 확인하였다.

새로운 60 GHz 대역 GaAs pHEMT 저항성 이중평형 Star 혼합기 MMIC의 설계 및 제작 (Design and fabrication of a Novel 60 GHz GaAs pHEMT Resistive Double Balanced Star MMIC Mixer)

  • 염경환;고두현
    • 한국전자파학회논문지
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    • 제15권6호
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    • pp.608-618
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    • 2004
  • 본 논문에서는 Maas의 die 이중평형혼합기 회로를 개선, 새로운 pHEMT resistive star 이중평형혼합기 회로를 제안하였다. Star 구조로 구성되기 때문에 기존의 FET ring 혼합기 구조와 달리 별도의 IF balun이 필요로 하지 않는다. 또한 Maas의 직관적인 이중 balun설계 방법을 개선 EM simulation을 통한 이중 balun을 구성하는 방법을 제시하였다. 제안된 혼합기 회로는 CPW(Coplanar Waveguide)를 기반으로 하여 동국대 0.1 um GaAs pHEMT library를 이용 MMIC로 제작하였다. 제작된 혼합기는 크기 1.5 ${\times}$ 1.5 $\textrm{mm}^2$이며 DC bias로 성능 조정이 가능하다. 이것은 up/down converter로 사용 가능하며 V-band전역 이상의 주파수 대역폭을 갖고, 변환손실은 약 13∼18 ㏈ 정도이다.

Design and Evaluation of a CMOS Image Sensor with Dual-CDS and Column-parallel SS-ADCs

  • Um, Bu-Yong;Kim, Jong-Ryul;Kim, Sang-Hoon;Lee, Jae-Hoon;Cheon, Jimin;Choi, Jaehyuk;Chun, Jung-Hoon
    • JSTS:Journal of Semiconductor Technology and Science
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    • 제17권1호
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    • pp.110-119
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    • 2017
  • This paper describes a CMOS image sensor (CIS) with dual correlated double sampling (CDS) and column-parallel analog-to-digital converter (ADC) and its measurement method using a field-programmable gate array (FPGA) integrated module. The CIS is composed of a $320{\times}240$ pixel array with $3.2{\mu}m{\times}3.2{\mu}m$ pixels and column-parallel 10-bit single-slope ADCs. It is fabricated in a $0.11-{\mu}m$ CIS process, and consumes 49.2 mW from 1.5 V and 3.3 V power supplies while operating at 6.25 MHz. The measured dynamic range is 53.72 dB, and the total and column fixed pattern noise in a dark condition are 0.10% and 0.029%. The maximum integral nonlinearity and the differential nonlinearity of the ADC are +1.15 / -1.74 LSB and +0.63 / -0.56 LSB, respectively.