• 한국전기전자재료학회논문지
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• 제35권3호
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• pp.255-263
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• 2022

The subthreshold swing (SS) of an asymmetric junctionless double gate (AJLDG) MOSFET is analyzed by the use of Gaussian function. In the asymmetric structure, the thickness of the top/bottom oxide film and the flat-band voltages of top gate (V_fbf) and bottom gate (V_fbb) could be made differently, so the change in the SS for these factors is analyzed with the projected range and standard projected deviation which are parameters for the Gaussian function. An analytical subthreshold swing model is presented from the Poisson's equation, and it is shown that this model is in a good agreement with the numerical model. As a result, the SS changes linearly according to the geometric mean of the top and bottom oxide film thicknesses, and if the projected range is less than half of the silicon thickness, the SS decreases as the top gate oxide film is smaller. Conversely, if the projected range is bigger than a half of the silicon thickness, the SS decreases as the bottom gate oxide film is smaller. In addition, the SS decreases as V_fbb-V_fbf increases when the projected range is near the top gate, and the SS decreases as V_fbb-V_fbf decreases when the projected range is near the bottom gate. It is necessary that one should pay attention to the selection of the top/bottom oxide thickness and the gate metal in order to reduce the SS when designing an AJLDG MOSFET.

• JSTS:Journal of Semiconductor Technology and Science
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• 제5권3호
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• pp.195-203
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• 2005

Recently, a novel multi-bit nonvolatile memory based on double gate (DG) MOSFET is proposed to overcome the short channel effects and to increase the memory density. We need more complex voltage schemes for DG MOSFET devices. In view of peripheral circuits driving memory cells, one should consider various voltage sources used for several operations. It is one of the key issues to minimize the number of voltage sources. This criterion needs more caution in considering a DG nonvolatile memory cell that inevitably requires more number of events for voltage sources. Therefore figuring out the permissible range of operating bias should be preceded for reliable operation. We found that reliable operation largely depends on the depletion conditions of the silicon channel according to charge amount stored in the floating gates and the negative control gate voltages applied for read operation. We used Silvaco Atlas, a 2D numerical simulation tool as the device simulator.

• 한국정보통신학회논문지
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• 제16권3호
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• pp.579-584
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• 2012

본 연구에서는 이중게이트(Double Gate; DG) MOSFET에서 발생하는 단채널효과 중 하나인 드레인유기장벽 감소(Drain Induced Barrier Lowering; DIBL)에 대하여 분석하고자 한다. 드레인유도장벽감소 현상은 채널의 길이가 짧아질 때 드레인 전압이 소스측 전위장벽에 영향을 미쳐 장벽의 높이를 감소시키는 현상으로써 단채널에서 발생하는 매우 중요한 효과이다. 본 연구에서는 DIBL을 해석하기 위하여 이미 발표된 논문에서 타당성이 입증된 포아송 방정식의 해석학적 전위분포를 이용할 것이다. 이 모델은 특히 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였으며 소자 파라미터인 채널두께, 산화막두께, 도핑농도 등에 대하여 드레인유도장벽감소의 변화를 관찰하고자 한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 춘계학술대회
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• pp.755-758
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• 2014

본 연구에서는 대칭 및 비대칭 산화막 구조를 가진 이중게이트(double gate; DG) MOSFET의 문턱전압 변화에 대하여 분석하였다. 상하단 동일한 산화막 두께을 갖는 대칭 DGMOSFET와 달리 비대칭 DGMOSFET는 상하단 게이트 산화막 두께를 다르게 제작할 수 있다. 그러므로 비대칭 DGMOSFET에서 상단과 하단게이트 산화막 두께의 크기 변화에 따라 대칭 DGMOSFET와 문턱전압을 비교하여 상하단 게이트 산화막 두께의 최적값에 대하여 고찰하고자 한다. 문턱전압을 구하기 위하여 포아송방정식에서 해석학적 전위분포모델을 유도하였으며 도핑분포함수는 가우스분포함수를 사용하였다. 문턱전압 모델을 이용하여 하단게이트 전압, 채널길이 및 채널두께 등에 따라 상하단게이트 산화막 두께가 문턱전압에 미치는 영향을 관찰하였다. 결과적으로 문턱전압은 상하단 게이트 산화막 두께에 따라 크게 변화하였으며 변화하는 경향은 하단게이트 전압, 채널길이 그리고 채널 두께에 따라 매우 상이하게 나타나고 있다는 것을 알 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2004년도 춘계종합학술대회
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• pp.658-660
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• 2004

본 논문에서는 DG MOSFET의 main gate와 side gate사이의 산화층 두께, 그리고 main gate와 Si 기판 사이의 산화층 두께를 변화시킴으로써 전기적 특성을 조사하였다. Main gate와 side gate사이의 간화층 두께가 4nm이고 main gate와 Si 기판사이의 산화층 두께가 3nm일 때 최적의 전기적 특성을 보였다. 이때, side gate 전압은 3V, 그리고 drain 전압은 1.5V를 인가하였다. 결과적으로 DG MOSFET의 전기적 특성은 main gate와 side gate 사이의 산화층 두께보다 main gate와 Si기판사이의 산화층 두께가 중요함을 알았다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.731-733
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• 2012

더블게이트MOSFET는 두 개의 게이트를 가지고 있기 때문에 전류제어 능력이 기존 MOSFET보다 두배에 가깝고 나노소자에서 단채널 효과를 감소시킬 수 있다는 장점을 가지고 있다. 본 연구에서는 더블게이트MOSFET 제작시 단채널 효과에 큰 영향을 미치는 도핑농도에 따른 문턱전압의 변화를 분석하고자 한다. 더블게이트MOSFET에서 문턱전압에 영향을 미치는 구조적 요소 중 도핑농도는 매우 중요한 소자파라미터이다. 본 논문에서는 도핑농도를 $10^{15}cm^{-3}$에서 $10^{19}cm^{-3}$까지 변화시키면서 문턱 전압을 분석한 결과 도핑농도가 증가하면 문턱전압도 커짐을 알 수 있었다.

• 한국정보통신학회논문지
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• 제17권11호
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• pp.2621-2626
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• 2013

비대칭 이중게이트 MOSFET의 전위분포에 대하여 고찰하였으며 이를 위하여 포아송방정식의 해석학적 해를 구하였다. 대칭 DGMOSFET는 3단자 소자로서 상하단의 게이트단자가 상호 연결되어 있어 상하단 동일한 제어능력을 가지고 있으나 비대칭 DGMOSFET 소자는 4단자 소자로서 상하단 게이트단자의 전류제어능력을 각각 설정할 수 있다는 장점이 있다. 전위분포를 구할 때 포아송방정식을 이용하였으며 도핑분포함수에 가우시안 함수를 적용함으로써 보다 실험값에 근사하게 해석하였다. 비대칭 이중게이트 MOSFET의 게이트 단자전압 및 게이트 산화막 두께 그리고 채널도핑의 변화에 따라 전위분포의 변화를 관찰하였다. 비대칭 DGMOSFET의 전위분포를 관찰한 결과, 게이트단자 전압 및 게이트 산화막 두께 등에 따라 전위분포는 크게 변화하는 것을 알 수 있었다. 특히 게이트 산화막 두께가 증가하는 단자에서 전위분포의 변화가 더욱 크게 나타나고 있었으며 채널도핑이 증가하면 드레인 측보다 소스 측 전위분포가 크게 변화하는 것을 알 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.691-694
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• 2013

비대칭 이중게이트 MOSFET의 전위분포에 대하여 고찰하였으며 이를 위하여 포아송방정식의 해석학적 해를 구하였다. 대칭 DGMOSFET는 3단자 소자로서 상하단의 게이트단자가 상호 연결되어 있어 상하단 동일한 제어능력을 가지고 있으나 비대칭 DGMOSFET 소자는 4단자 소자로서 상하단 게이트단자의 전류제어능력을 각각 설정할 수 있다는 장점이 있다. 전위분포를 구할 때 포아송방정식을 이용하였으며 전하분포함수에 가우시안 함수를 적용함으로써 보다 실험값에 근사하게 해석하였다. 비대칭 이중게이트 MOSFET의 게이트 단자전압 및 게이트 산화막 두께 그리고 채널도핑의 변화에 따라 전위분포의 변화를 관찰하였다. 비대칭 DGMOSFET의 전위분포를 관찰한 결과, 게이트단자 전압 및 게이트 산화막 두께 등에 따라 전위분포는 크게 변화하는 것을 알 수 있었다. 특히 게이트 산화막 두께가 증가하는 단자에서 전위분포의 변화가 더욱 크게 나타나고 있었으며 채널도핑이 증가하면 드레인 측보다 소스 측 전위분포가 크게 변화하는 것을 알 수 있었다.

• 한국정보통신학회논문지
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• 제18권11호
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• pp.2709-2714
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• 2014

본 연구에서는 비대칭 이중게이트 MOSFET의 상하단 게이트 산화막 두께 비에 대한 문턱전압 및 전도중심의 변화에 대하여 분석하고자한다. 비대칭 이중게이트 MOSFET는 상하단 게이트 산화막의 두께를 다르게 제작할 수 있어 문턱전압이하 영역에서 전류를 제어할 수 있는 요소가 증가하는 장점이 있다. 상하단 게이트 산화막 두께 비에 대한 문턱전압 및 전도중심을 분석하기 위하여 포아송방정식을 이용하여 해석학적 전위분포를 구하였다. 이때 전하분포는 가우스분포함수를 이용하였다. 하단게이트 전압, 채널길이, 채널두께, 이온주입범위 및 분포편차를 파라미터로 하여 문턱전압 및 전도중심의 변화를 관찰한 결과, 문턱전압은 상하단 게이트 산화막 두께 비에 따라 큰 변화를 나타냈다. 특히 채널길이 및 채널두께의 절대값보다 비에 따라 문턱전압이 변하였으며 전도중심이 상단 게이트로 이동할 때 문턱전압은 증가하였다. 또한 분포편차보단 이온주입범위에 따라 문턱전압 및 전도중심이 크게 변화하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권1호
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• pp.27-31
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• 2008

We have studied nonvolatile memory properties of MOSFETs with double-stacked Si nanoclusters in the oxide-gate stacks. We formed Si nanoclusters of a uniform size distribution on a 5 nm-thick tunneling oxide layer, followed by a 10 nm-thick intermediate oxide and a second layer of Si nanoclusters by using LPCVD system. We then investigated the memory characteristics of the MOSFET and observed that the charge retention time of a double-stacked Si nanocluster MOSFET was longer than that of a single-layer device. We also found that the double-stacked Si nanocluster MOSFET is suitable for use as a dual-bit memory.