• 한국통신학회논문지
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• 제12권5호
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• pp.478-491
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• 1987

본 논문에서는 정현파 입력 신호의 위상을 PGZC(Positive Going Zero Crossing)에 대해 주기당 한번씩 추적하는 디지털 위상동기회로(DPLL)의 성능 개선을 위해 반주기마다 표본화를 행함으로써 위상오차를 감소시킬 수 있는 DPLL을 제시하였다. 제안된 DPLL은 두개의 샘플러에 의해 정현파 입력 신호의 위상을 PGZG에 대해 주기당 2회씩 추적함으로써 기존의 DPLL보다 동기대역의 손실없이 정상상태 위상오차 변동의 범위를 전체적으로 1/2 정도 감소시킬 수 있었다. 또한, 연속 표본간의 오차간격과 양자화 레벨이 동일할 경우에 있어서 반주기 표본화를 이용하는 DPLL이 기존의 DPLL보다 빠른 동기를 이루게 됨을 알 수 있었다. 이 제시된 루우프에 대한 해석 결과를 실제적으로 요구되는 조건들에 대하여 컴퓨터 시뮬레이션 행함으로써 검증하였다.

• 전기학회논문지
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• 제60권2호
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• pp.320-324
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• 2011

A digital technique is adopted to calibrate the current mismatch of the charge pump (CP) in phase-locked loops. A 2 GHz charge pump PLL (CPPLL) is used to justify the proposed calibration technique. The proposed digital calibration technique is implemented simply using a counter. The proposed calibration technique reduces the calibration time by up to a maximum of 50% compared other with techniques. Also by using a dual-mode CP, good current matching characteristics can be achieved to compensate $0.5{\mu}A$ current mismatch in CP. It was designed in a standard $0.13{\mu}m$ CMOS technology. The maximum calibration time is $33.6{\mu}s$ and the average power is 18.38mW with 1.5V power supply and effective area is $0.1804mm^2$.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권3호
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• pp.313-321
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• 2014

A low-power low-cost polar transmitter for EDGE is designed in $0.18{\mu}m$ CMOS. A differential delta-sigma modulator (DSM) tunes a three-terminal voltage-controlled oscillator (VCO) to perform RF phase modulation, where the VCO tuning curve is digitally pre-compensated for high linearity and the carrier frequency is calibrated by a dual-mode low-power frequency-locked loop (FLL). A digital intermediate-frequency (IF) pulse-width5 modulator (PWM) drives a complementary power-switch followed by an LC filter to achieve envelope modulation with high efficiency. The proposed transmitter with 9mW power dissipation relaxes the time alignment between the phase and envelope modulations, and achieves an error vector magnitude (EVM) of 4% and phase noise of -123dBc/Hz at 400kHz offset frequency.

• 대한전자공학회논문지
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• 제19권5호
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• pp.55-67
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• 1982

본 논문에서는 Reddy와 Gupta가 제안한 1차 및 2차 디지탈 phase-locked loops(DPLL)에 관하여, 잡음이 없는 상태에서 위상 포착 과정을 연구하여 새로운 결과를 얻었다. 먼저 양자화단계 L과 위상 오차 상태수 N이 위상 포착 과정에서 중요한 위치를 차지하는 것을 보였다. 고정된 L단계 양자화 장치에서, N이 증가함에 따라, 포착 시간은 증가하고 동기 구속 범위는 감소하는 반면, 정상 상태에서의 위상 오차편차는 감소한다. L이 증가하는 경우에는, 포착 시간은 감소하고 동기 구속 범위가 증가하며, 또한 정상 상태에서의 위상 오차는 L의 변화에 거의 영향을 받지 않는다. 포착 과정에서 루프 필터가 미치는 영향에 관해서도 연구되었다. 필터의 변수를 크게 할수록 포착 시간을 줄이며, 구속 범위를 증가시킬 수 있다. 그러나 이 경우 정상 상태에서의 위상 오차 편차는 증가된다. 분석 결과들은 컴퓨터 시뮬레이션에 의해 입증했다.

• Journal of information and communication convergence engineering
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• 제10권2호
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• pp.187-193
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• 2012

A 1 GHz CMOS fast-lock phase-locked loop (PLL) is proposed to support the quick wake-up time of mobile consumer electronic devices. The proposed fast-lock PLL consists of a conventional charge-pump PLL, a frequency-to-digital converter (FDC) to measure the frequency of the input reference clock, and a digital-to-analog converter (DAC) to generate the initial control voltage of a voltage-controlled oscillator (VCO). The initial control voltage of the VCO is driven toward a reference voltage that is determined by the frequency of the input reference clock in the initial mode. For the speedy measurement of the frequency of the reference clock, an FDC with a parallel architecture is proposed, and its architecture is similar to that of a flash analog-to-digital converter. In addition, the frequency-to-voltage converter used in the FDC is designed simply by utilizing current integrators. The circuits for the proposed fast-lock scheme are disabled in the normal operation mode except in the initial mode to reduce the power consumption. The proposed PLL was fabricated by using a 0.18-${\mu}m$ 1-poly 6-metal complementary metal-oxide semiconductor (CMOS) process with a 1.8 V supply. This PLL multiplies the frequency of the reference clock by 10 and generates the four-phase clock. The simulation results show a reduction of up to 40% in the worstcase PLL lock time over the device operating conditions. The root-mean-square (rms) jitter of the proposed PLL was measured as 2.94 ps at 1 GHz. The area and power consumption of the implemented PLL are $400{\times}450{\mu}m^2$ and 6 mW, respectively.

• 전기전자학회논문지
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• 제19권2호
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• pp.176-185
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• 2015

The study aims to a design hybrid frequency synthesizer in spectrum analyzer and to propose new techniques designed for evasion of in-band spurious. The study focuses on calculating the exact location of multiple phase locked loop of hybrid frequency synthesizer and spurious of direct digital synthesizer to evade in-band spurious outside of frequency range that the user wants to see and thereby simulating technique to improve input related spurious of spectrum analyzer for algorithm. The proposed technique is designed to calculate spurious evasion algorithm in central processing system when in-band spurious arises, and to move output frequency of DDS(direct digital synthesizer) into the place where no in-band spurious exists thereby improving performance of frequency synthesizer. The study used simulation and result representation to prove the effectiveness of the proposed technique.

• 전기전자학회논문지
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• 제4권2호
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• pp.266-273
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• 2000

OCXO (Oven Controlled X-tal Oscillator)의 주파수 모델이 holdover 알고리즘을 DP-PLL (Digital Processing-Phase Locked Loop) 시스템에 적용하기 위해 제안되었다. 이 모델은 온도와 OCXO의 노화에 따라 2차 다항식으로 간단하게 표현된다. 모델 변수들은 LSM (Least Squared Method)을 적용한 실험 데이터로부터 얻어진다. holdover 알고리즘은 다른 실험 데이터를 사용한 동일한 모델로 모의실험 할 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1995년도 하계학술대회 논문집 A
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• pp.397-399
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• 1995

An UPS must be synchronized in frequency and phase relationship with the mains power supply. This paper describes and tests a digital phase-locked loop(DPLL) circuit of the open-loop method designed by full software with TMS320c31 digital signal processor. finally, the performance of the proposed DPLL is shown and discussed through simulation and experiment.

• 한국전자파학회논문지
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• 제22권2호
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• pp.258-264
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• 2011

본 논문은 GSM(Global System for Mobile communications)에서 주로 사용되는 Offset-PLL(Phase Locked Loop) 방식을 사용하여 낮은 위상 잡음과 빠른 위상 고정 시간, 우수한 불요파 특성을 갖는 주파수 합성기를 설계 제작하였다. 제안된 주파수 합성기의 구조는 3번의 주파수 하향 변환을 통해 낮은 위상 잡음 갖도록 하였으며, 높은 주파수 해상도를 갖도록 세 개의 offset 주파수중 최종 offset 주파수를 DDS(Direct Digital Synthesizer)를 이용하여 생성하였다. 또한, 빠른 스위칭 속도를 가질 수 있도록 DAC(Digital to Analog Converter)를 사용하였다. DAC 사용에 따른 위상 잡음 열화를 줄이기 위해 DAC 노이즈 제거를 위한 필터를 설계하여 성능을 개선하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제3권4호
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• pp.181-187
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• 2003

This paper presents an 125MHz, 128-phase phase-locked loop using interpolation technique for digital timing recovery. To reduce the power consumption and chip area, phase interpolation was performed over only selected windows, instead of overall period. Four clocks were used for phase interpolation to avoid the output jitter increase due to the interpolation clock (clock used for phase interpolation) switching. Also, the output clock was fed back to finite-state machine (FSM) where the multiplexer selection signals are generated to eliminate the possible output glitches. The PLL implemented in a $0.25\mu\textrm{m}$ CMOS process and dissipates 80mW at 2.5V supply and occupies $0.84\textrm{mm}^2.