A Study on the Performance Improvement of Digital Phase-Locked Loop Using a Half Period Sampling

반주기 표본화를 이용한 디지탈 위상동기회로의 성능개선에 관한 연구

In this paper, an all Digital Phase-Locked Loop(DPLL) has been propoed, which has reduced the phase error by using a half period sampling in order to improve the performance of the conventional DPLL which tracks the phase of incoming sinusoidal signal once per cycle for the Positive Going Zero crossing(PGZC) of the signal. The proposed DPLL tracks the phase of input signal twice per cycle with two samplers for the PGZC. So the loop has a half reduction of the steady state phase error fluctuation ranges without decreasing the lock-range in a whole, comparing with that of the conventional DPLL. Also, it has been known that the proposed loop is rapidly locked to input signal for the same valves of phase differenc between sucessive samples and quantization level. The analytic results of the proposed loop have been verified by computer simulation for the practically requeired conditions.

본 논문에서는 정현파 입력 신호의 위상을 PGZC(Positive Going Zero Crossing)에 대해 주기당 한번씩 추적하는 디지털 위상동기회로(DPLL)의 성능 개선을 위해 반주기마다 표본화를 행함으로써 위상오차를 감소시킬 수 있는 DPLL을 제시하였다. 제안된 DPLL은 두개의 샘플러에 의해 정현파 입력 신호의 위상을 PGZG에 대해 주기당 2회씩 추적함으로써 기존의 DPLL보다 동기대역의 손실없이 정상상태 위상오차 변동의 범위를 전체적으로 1/2 정도 감소시킬 수 있었다. 또한, 연속 표본간의 오차간격과 양자화 레벨이 동일할 경우에 있어서 반주기 표본화를 이용하는 DPLL이 기존의 DPLL보다 빠른 동기를 이루게 됨을 알 수 있었다. 이 제시된 루우프에 대한 해석 결과를 실제적으로 요구되는 조건들에 대하여 컴퓨터 시뮬레이션 행함으로써 검증하였다.