• 한국음향학회지
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• 제36권2호
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• pp.123-129
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• 2017

본 논문은 보청기의 지향성 알고리즘을 실시간으로 실현한 내용을 다루었다. 기존의 시간 영역에서의 시간 지연 기법에 의한 지향성 실현을 디지털 필터 방식으로 처리함으로써 시간 지연 적용이 불가능한 일반 DSP(Digital Signal Processing) 칩으로도 유사한 지향성 패턴을 가능하게 하였다. 시간 지연 기법과 디지털 필터 기법을 각각 Matlab(Matrix laboratory) 기반으로 비교 검증한 후에, 이를 CSR 8675 블루투스 DSP IC(Digital Signal Processing Integrated Circuit) 칩 펌웨어로 실현하고 검증해보였다. 스마트폰으로의 원격 무선 제어 기능으로 스마트 자향성 보청기의 사용자 접근 편의성을 강화시켰다.

• 전력전자학회논문지
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• 제12권4호
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• pp.339-345
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• 2007

본 논문에서는 FPGA(Field Programmable Gate Array) 기반의 전류 제어기를 설계하고 구현하였다. 기존의 DSP(Digital Signal Processor) 기반의 전류 제어기는 알고리즘 연산으로 인해 일반적으로 한 샘플링의 디지털 시지연이 발생한다. 반면에, FPGA 기반의 전류제어기는 FPGA의 높은 연산 능력을 이용하여, 알고리즘 연산에 필요한 시지연을 감소시킬 수 있다. 이로 인해 시지연이 물리적으로 줄기 때문에, 어떠한 시지연 보상 알고리즘 없이 전류 제어기의 대역폭을 향상시킬 수 있다. 구현된 FPGA 기반 전류 제어기의 성능은 실험을 통해 검증되었다.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.7-13
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• 2011

본 논문에서는 디지털 위상고정루프(All-digital PLL)를 구성하는 핵심 블록인 시간-디지털 변환기(Time-to-Digital Converter)를 제안하고 구현하였다. 본 연구에서는 게이티드 링 오실레이터 시간-디지털 변환기(GRO-TDC)의 기본 구조에 버니어 지연단(VDL)을 이용하여 다중 위상을 얻음으로써 보다 높은 해상도를 얻을 수 있는 구조를 제안하였다. 게이티드 링 오실레이터(GRO)는 총 7개의 지연셀을 사용하였고, 버니어 지연단(VDL) 3단을 이용하여 총 21개의 다중 위상을 사용하여 시간-디지털 변환기(TDC)를 설계하였다. 제안한 회로는 $0.13{\mu}m$ 1P-6M CMOS 공정을 사용하여 설계 및 구현하였다. 측정결과, 제안한 시간-디지털 변환기(TDC)의 최대 입력 주파수는 100MHz이고, 해상도는 26ps로 측정되었으며, 출력은 8-비트이며, 검출이 가능한 최대 위상 차이는 5ns의 위상 차이까지 검출이 가능하였다. 전력 소비는 측정된 Enable 신호의 크기에 따라 최소 8.4mW에서 최대 12.7mW로 측정되었다.

• Journal of Power Electronics
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• 제19권1호
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• pp.179-189
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• 2019

Four-quadrant converters (4QCs) are widely used as AC-DC power conversion interfaces in many areas. A control delay commonly exists in the digital implementation process of 4QCs, especially for high power 4QCs with a low switching frequency. This usually results in alternating current distortion, increased current harmonic content and system instability. In this paper, the control delay is divided into a computation delay and a PWM delay. The impact of the control delay on the performance of a 4QC is briefly analyzed. To obtain a fundamental value of AC current that is as accurately as possible, a specific sampling method considering the PWM pattern is introduced. Then a current predictive control based on a modified z-transform is proposed, which is effective in reducing the control delay and easy in terms of digital implementation. In addition, it does not depend on object models and parameters. The feasibility and effectiveness of the proposed predictive current control method is verified by simulation and experimental results.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅳ
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• pp.2427-2430
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• 2003

A uniformly sampled digital pulse-width modulation adopting a pre-compensation filter scheme for applications in high-resolution digital-to-analog data conversion is described. It is shown that linearization of the intrinsic distortion resulting in uniformly sampled pulse-width modulation can be achieved by using a non-integer delay digital filter embedded within a noise shaping re-quantizer.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2004년도 ICCAS
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• pp.1162-1167
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• 2004

This paper presents the design methodology of digital fuzzy controller(DFC) for the systems with time-delay. We propose the fuzzy feedback controller whose output is delayed with unit sampling period and predicted. The analysis and the design problem considering time-delay become easy because the proposed controller is syncronized with the sampling time. The stabilization problem of the digital fuzzy system with time-delay is solved by linear matrix inequality(LMI) theory. Convex optimization techniques are utilized to solve the stable feedback gains and a common Lyapunov function for designed fuzzy control system. To show the effectiveness the proposed control scheme, the network control example is presented.

• 한국컴퓨터정보학회논문지
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• 제4권2호
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• pp.105-112
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• 1999

확산대역통신은 CDMA 시스템에서의 핵심기술이지만 SS통신에서의 문제점은 동기 방법이다. 동기방법에는 DLL(Delay Lock Loop), Tau-dither Loop, SO(Synchronous Osillator) 등이 있다. 그러나 아날로그 동작시에는 회로의 크기가 커지고 조정이 어려운 문제가 있어 본논문에서는 Digital Delay Lock Loop (DDLL)을 제안하고 실험을 통해 그 성능을 평가하였다.

• 융합신호처리학회논문지
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• 제10권2호
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• pp.127-131
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• 2009

디지털 도파관 모델은 파동 방정식의 일반해를 이용하여 진행파를 표현하고 이 진행파의 파동이동을 지연 라인으로 나타낸다. 일반적인 도파관 모델에서의 단일 지연은 샘플링 시간 간격을 의미하지만, 공간 기준 도파관 모델의 단일 지연은 샘플링된 공간의 거리를 의미한다. 이러한 차이점으로 인해 파동의 이동 거리를 직접적으로 조절할 수 있는 공간기준 도파관 모델이 비브라토 음과 같이 피치가 변하는 음을 합성할 수 있다고 알려져 있다. 본 논문에서는 지연라인의 길이의 비로서 피치가 변하는 음을 합성할 수 있는 시간 기준 디지털 도파관 모델을 제안하고 기존의 공간 기준 도파관 모델과의 성능을 비교하였다.

• Journal of Audiology & Otology
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• 제24권4호
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• pp.174-179
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• 2020

Background and Objectives: The integration of auditory-visual speech information improves speech perception; however, if the auditory system input is disrupted due to hearing loss, auditory and visual inputs cannot be fully integrated. Additionally, temporal coincidence of auditory and visual input is a significantly important factor in integrating the input of these two senses. Time delayed acoustic pathway caused by the signal passing through digital signal processing. Therefore, this study aimed to investigate the effects of hearing loss and hearing aid digital delay circuit on sound-induced flash illusion. Subjects and Methods: A total of 13 adults with normal hearing, 13 with mild to moderate hearing loss, and 13 with moderate to severe hearing loss were enrolled in this study. Subsequently, the sound-induced flash illusion test was conducted, and the results were analyzed. Results: The results showed that hearing aid digital delay and hearing loss had no detrimental effect on sound-induced flash illusion. Conclusions: Transmission velocity and neural transduction rate of the auditory inputs decreased in patients with hearing loss. Hence, the integrating auditory and visual sensory cannot be combined completely. Although the transmission rate of the auditory sense input was approximately normal when the hearing aid was prescribed. Thus, it can be concluded that the processing delay in the hearing aid circuit is insufficient to disrupt the integration of auditory and visual information.

• 전기전자학회논문지
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• 제27권3호
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• pp.234-238
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• 2023

본 논문에서는 PVT(process, voltage, and temperature) 변화에 대한 보상기능을 가지는 시간-디지털 변환기(time-to-digital converter : TDC)를 제안한다. 일반적인 지연 라인(delay line) 기반의 TDC는 인버터의 전파 지연을 기반으로 시간을 측정하기 때문에 근본적으로 PVT 변화에 민감하다. 이 논문은 PVT 변화에 의한 전파 지연을 보상하여 TDC의 해상도 변화를 최소화시키는 방법을 제안한다. 또한 넓은 입력 측정 범위(detection range)를 갖기 위해 Cyclic Vernier TDC (CVTDC) 구조를 채택한다. 제안하는 PVT보상 기능의 CVTDC는 45nm CMOS 공정으로 설계되어, 8mW의 전력을 소모하며, 5 ps의 TDC 해상도 및 약 5.1 ns 입력 측정 범위를 갖는다.