• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2001년도 하계종합학술대회 논문집(5)
• /
• pp.5-8
• /
• 2001

In this paper, we have space vector PWM(Pulse Width Modulation) circuits on the FPGA(Field Programmable Gate Arry) chip designed by VHDL(Very high speed integrated circuit Hardware Description Language). This circuit parts was required at controlling the AC servo motor system and should have been designed with many discrete digital logics. In the result of this study, peripheral circuits are to be simple and the designed logic terms are robust and precise. Because of it's easy verification and implementation, we could deduced that the customize FPGA chip show better performance than that of circuit modules parts constituted of discrete IC.

• 한국통신학회논문지
• /
• 제19권8호
• /
• pp.1464-1474
• /
• 1994

GPS(Global Positional System)는 인공위성을 이용하여 언제, 어디서나 자신의 위치를 정확히 측정할 수 있는 항법 시스템이다. 본 논문에서는 이 GPS 신호에서 항법 데이터를 복원하는 수신기의 지연동기 루프를 이론적으로 해석하고, 디지털 로직으로 설계하였다. 또한 동기과정의 논리동작을 분석하였다. 설계한 시스템은 수신된 C/A(coarse/acquisition) 코드와 수신기에서 발생된 C/A 코드와의 상관값을 구하는 상관기, 선택된 위성의 C/A 코드를 발생시키는 C/A코드 발생기, 그리고 C/A코드의 위상과 클럭속도를 조절할 수 있도록 C/A 코드 발생기의 클럭을 만드는 직접 디지탈 클럭 발생기로 구성된다. 제안한 디지탈 지연동기루프 시스템을 해석한 결과, 시스템 입력 신호전력이 -113.98dB이상이면 시스템이 90%이상의 검파 능력을 갖음을 확인하였다. 디지탈동기루프이 입력신호 즉, A/D 컴버터 전단의 입력신호 크기에 따라 디지탈 동기 루프의 성능 그래프와 문턱전압의 크기에 따른 성능분석의 그래프를 시뮬레이션을 통하여 분석하였다. 그리고 설계된 디지탈 지연동기루프를 로직 시뮬레이션한 결과, GPS 항법 데이타를 정확히 복원함을 확인하였다. 개선됨을 알 수 있었다.

• 한국통신학회논문지
• /
• 제16권4호
• /
• pp.301-308
• /
• 1991

본 연구에서는 라디오 데이타 수신 시스템의 복조 회로를 제안하고, 잡음에 모험된 디지탈 전송 신호의 오차확률을 구하여, 그의 성능을 평가하였다.일반적인 논리회로와 PLL을 이용하여 수신 복조회로를 설계 및 구현하였으며, 이것을 이요 여 라디오 데이터 수신 시스템의 새로운 집적회로 설계가 가능하도록 하였다. 또한 복원된 디지탈 신호의 오율특성을 계산하여 기존의 복조회로와 등가의 성능임을 확인하였다.임을 확인하였다.

• 대한전자공학회논문지SD
• /
• 제44권10호
• /
• pp.33-37
• /
• 2007

본 논문에서는 vertical shunt symmetric inductor를 이용하여 CMOS LNA의 설계에 있어서 회로의 면적을 줄이는 설계기술 및 구현에 관한 내용을 제시하고자 한다. 본 연구에 있어서 vertical shunt symmetric inductor는 LNA의 입력단과 출력단을 3GHz로 정합하기 위해서 사용되었다. 이렇게 구현된 보다 면적에 있어서 효율적인 증폭기를 0.18um digital logic공정으로 구현되었다. 본 논문에서는 일반적으로 LNA에서 사용하고 있는 inductor를 이용하는 경우와, vertical shunt symmetric inductor를 이용하여 LNA를 설계하는 경우에 대한 부분을 비교하였고, 최종적으로 면적에 효율적인 회로설계 기술을 제시하고자 한다.

• 인터넷정보학회논문지
• /
• 제16권3호
• /
• pp.33-41
• /
• 2015

본 논문에서는 디지털논리회로의 설계에 있어 필수적인 카르노 맵 간략화 과정을 교육용 자바 애플릿의 형태로 구현하였다. 학습자는 구현된 자바 애플릿으로부터 흥미로운 학습을 경험할 수 있으며, 자바 애플릿 설계과정에서 교육공학적인 요소를 단계별로 고려하였기 때문에 학습 효율의 극대화가 가능하다. 학습자는 구현된 자바 애플릿으로부터 디지털 논리회로의 간략화 과정을 마우스로 버튼을 클릭하거나 텍스트를 채워가면서 웹상에서 가상실험을 진행한다. 또한, 간략화 과정에서 발생되는 논리식과 논리회로도는 학습자가 효율적으로 학습할 수 있도록 서로 다른 프레임으로 구성하였으며, 학습자가 구성한 논리회로도가 올바르게 구성되었는지 확인할 수 있도록 하였다. 마지막으로 본 논문에서는 수정된 Quine-McCluskey 간략화 기법에 기초하여 자바 애플릿을 구현하였기 때문에 오프라인 교육의 보조도구로서 사용된다면 학습효율의 향상에 기여할 수 있다는 것을 입증하였다.

• 전자공학회논문지D
• /
• 제36D권1호
• /
• pp.47-56
• /
• 1999

반도체 칩의 집적도가 급격히 향상됨에 따라 칩의 I/O 수가 증ㅇ가하여 패키지의 크기가 커질 뿐 아니라 칩 자체의 가격보다 패키지의 가격이 높아지고 있는 실정이다. 따라서 집적도의 증가에 의한 I/O 수으이 증가를 억제할 수있는 방법이 요구되고 있다. 본 논문에서는 CTR(Constant-Transition-Rate) 코드 심벌 펄스의 상승 예지와 하강 예지의 위치에 따라 각각 2비트 씩의 디지털 데이터를 엔코딩함으로써 I/O 핀 수를 50% 감소 시킬 수 있는 I/O 인터페이스 회로를 제안한다. 제안한 CTR 코드의 한 심벌은 4비트 데이터를 포함하고 있어 기존의 인터페이스 회로와 비교하여 심벌 속도가 절반으로 감소되고, 엔코딩 신호의 단위 시간당 천이 수가 일정하며, 천이 위치가 넓게 분산되어 동시 스위칭 잡음(Simultaneous Switehing Noise, SSN)이 작아진다. 채널 엔코더는 논리 회로만으로 구현하고, 채널 디코더는 오버샘플링(oversampling) 기법을 이용하여 신호를 복원하는 입출력 회로를 설계하였다. 설계한 회로는 0.6${\mu}m$ CMOS SPICE 파라미터를 이용하여 시뮬레이션함으로써 동작을 검증하였으며, 동작 속도는 200 Mbps/pin 이상이 됨을 확인 하였다. 제안한 방식을 Altera사의 FPGA를 이용하여 구성하였으며, 구성한 회로는 핀 당 22.5 Mbps로 데이터를 전송함을 실험적으로 검증하였다.

• Progress in Superconductivity
• /
• 제6권2호
• /
• pp.104-107
• /
• 2005

We have developed and tested an RSFQ 4-bit Arithmetic Logic Unit (ALU) based on half adder cells and de switches. ALU is a core element of a computer processor that performs arithmetic and logic operations on the operands in computer instruction words. The designed ALU had limited operation functions of OR, AND, XOR, and ADD. It had a pipeline structure. We have simulated the circuit by using Josephson circuit simulation tools in order to reduce the timing problem, and confirmed the correct operation of the designed ALU. We used simulation tools of $XIC^{TM},\;WRspice^{TM}$, and Julia. The fabricated 4-bit ALU circuit had a size of $\3000{\ cal}um{\times}1500{\cal}$, and the chip size was $5{\cal} mm{\times}5{\cal}mm$. The test speeds were 1000 kHz and 5 GHz. For high-speed test, we used an eye-diagram technique. Our 4-bit ALU operated correctly up to 5 GHz clock frequency. The chip was tested at the liquid-helium temperature.

• Progress in Superconductivity
• /
• 제7권2호
• /
• pp.109-113
• /
• 2006

The Arithmetic Logic Unit (ALU) is a core element of a computer processor that performs arithmetic and logic operations on the operands in computer instruction words. We have developed and tested an RSFQ multi-bit ALU constructed with half adder unit cells. To reduce the complexity of the ALU, We used half adder unit cells. The unit cells were constructed of one half adder and three de switches. The timing problem in the complex circuits has been a very important issue. We have calculated the delay time of all components in the circuit by using Josephson circuit simulation tools of XIC, $WRspice^{TM}$, and Julia. To make the circuit work faster, we used a forward clocking scheme. This required a careful design of timing between clock and data pulses in ALU. The designed ALU had limited operation functions of OR, AND, XOR, and ADD. It had a pipeline structure. The fabricated 1-bit, 2-bit, and 4-bit ALU circuits were tested at a few kilo-hertz clock frequency as well as a few tens giga-hertz clock frequency, respectively. For high-speed tests, we used an eye-diagram technique. Our 4-bit ALU operated correctly at up to 5 GHz clock frequency.

• 융합신호처리학회논문지
• /
• 제1권2호
• /
• pp.131-137
• /
• 2000

본 논문은 소프트웨어 무선에 적합한 전송장치로써 로직회로에 의해 생성되어지는 디지털신호를 직접 무선으로 변환시킬 수 있는 디지털-무선 변환장치를 제안한다. 이러한 회로가 실현되어지면 변조회로, RF회로와 안테나를 1개의 간단한 디바이스로 실현할 수 있어 소프트웨어무선의 본질인 소프트웨어처리에 의한 무선의 제어를 직접 수행할 수 있게 된다. 본 논문의 디지털-무선 변환장치는 채널화용 PN코드가 부여하는 위상각도에 의해 무수히 많은 채널화를 기할 수 있으며 디지털화에 의하여 설계에 유연성을 주게 되므로 하드웨어의 비중을 최소화시키고 소프트웨어 베이스의 유연한 기능을 갖는다.

• 한국산업정보학회논문지
• /
• 제19권1호
• /
• pp.61-67
• /
• 2014

센서 시스템과 같은 저전력 설계를 요구하는 시스템에서 기존의 동기방식의 회로는 낮은 전압에서 지연(delay)이 급격히 증가하여 시스템의 전체 성능을 유지할 수 없을 뿐만 아니라, 공정, 전압, 온도 변이 (PVT variation), 노화 등에 크게 영향을 받아서 올바른 동작을 기대할 수 없다. 따라서, 신뢰할 수 있는 초저전력 설계에서 비동기 회로가 스케일링 이슈를 해결할 수 있는 방법으로 최근 다시 고려되고 있다. 그러나, 디지털 시스템에서 동기회로를 NCL 회로로 모두 대체하는 것은 쉽지가 않기때문에 동기회로와 비동기 회로 사이의 연결이 꼭 필요하다. 본 논문에서는 동기회로와 비동기 회로를 연결할 수 있는 새로운 설계방법을 보이고, 0.18um 공정기술을 사용한 $4{\times}4$ 곱셈기를 사용해서 검증을 하였다.