In this paper, a new structure of fully differential delay cell VCO using quadrature phase for low phase noise and high speed operation is suggested. It is realized by inserting voltage clamp circuit into input pairs of delay cells that include three-control current source having high output impedance. In this reason. this newly designed delay cell for VCO has the low power supply sensitivity so that the phase noise can be reduced. The whole characteristics of VCO were simulated by using HSPICE and SABER. Simulation results show that the phase noise of new VCO is quite small compared with conventional fully differential delay cell VCO and ring oscillator type VCO. It is also very beneficial to low power supply design because of wide tuning range.
본 논문에서는 차동 링 발진기의 위상 잡음 특성을 향상시키기 위해 선형성을 개선한 차동 지연 셀을 소개한다. 기존의 가변 부하 저항을 사용한 차동 링 발진기는 넓은 주파수 튜닝 영역을 갖는 대신 가변 부하저항으로 사용한 MOSFET 소자의 비선형성으로 인해 위상 잡음 특성이 좋지 않았다. 이러한 문제점을 극복하기 위해, 가변 부하 저항의 선형성을 개선한 새로운 차동 지연 셀을 제안하였다. 제안한 지연 셀의 가변 부하 저항은 기존의 가변 부하 저항 보다 30%이상 선형성을 개선하였음을 확인하였다. 위상 잡음 특성을 비교하기 위해, Ali Hajimiri가 제안한 링 발진기의 위상 잡음 모델을 사용하였다. 제안한 지연 셀로 차동 링 발진기를 구성하여 위상 잡음 특성을 구한 결과, 같은 발진 주파수와 같은 전력소모에서 기존의 링 발진기보다 2∼3㏈c/㎐ 이상의 위상 잡음 특성이 향상된 결과를 얻게 되었다.
In this paper, a 12-bit high resolution, power and area efficiency hybrid digital pulse width modulator (DPWM) with process and temperature (PT) calibration has been proposed for digital controlled DC-DC converters. The hybrid structure of DPWM combines a 6-bit differential tapped delay line ring-mux digital-to-time converter (DTC) schema and a 6-bit counter-comparator DTC schema, resulting in a power and area saving solution. Furthermore, since the 6-bit differential delay line ring oscillator serves as the clock to the high 6-bit counter-comparator DTC, a high frequency clock is eliminated, and the power is significantly saved. In order to have a simple delay cell and flexible delay time controllability, a voltage controlled inverter is adopted to build the deferential delay cell, which allows fine-tuning of the delay time. The PT calibration circuit is composed of process and temperature monitors, two 2-bit flash ADCs and a lookup table. The monitor circuits sense the PT (Process and Temperature) variations, and the flash ADC converts the data into a digital code. The complete circuits design has been verified under different corners of CMOS 0.18um process technology node.
Akano, Theddeus T.;Nwoye, Ephraim O.;Adeyemi, Segun
Biomaterials and Biomechanics in Bioengineering
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제5권1호
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pp.51-64
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2020
In this study, the mathematical model that describes blood cell development in the bone marrow (i.e., hematopoiesis) has been studied via the Homotopy Perturbation Method (HPM). The results from the present work compared very well with the numerical solutions from published literature. This work has shown that the HPM is viable for solving delay differential equations born from hematopoiesis problem. The influence of the proliferating cells loss rate, time delay rate and the phase re-entry rate on the population densities of both the proliferating and resting cells were also determined through the underlined procedure.
This paper introduce a different-type voltage-controlled oscillator (VCO) for PLL frequency synthesizer, And also the architecture of a high speed low-power-consumption CMOS dual-modulus frequency divider is presented. It provides a new approach to high speed operation and low power consumption. The proposed circuits simulate in 0.35 um CMOS standard technology.
Virotherapy is an effective method for the treatment of cancer. The oncolytic virus specifically infects the lyse cancer cell without harming normal cells. There is a time delay between the time of interaction of the virus with the tumor cells and the time when the tumor cells become infectious and produce new virus particles. Several types of viruses are used in virotherapy and the delay varies with the type of virus. This delay can play an important role in the success of virotherapy. Our present study is to explore the impact of this delay in cancer virotherapy through a mathematical model based on delay differential equations. The partial success of virotherapy is guarenteed when one gets a stable non-trivial equilibrium with a low level of tumor cells. There exits Hopf-bifurcation by considering the delay as bifurcation parameter. We have estimated the length of delay which preserves the stability of the non-trivial equilibrium point. So when the delay is less than a threshold value, we can predict partial success of virotherapy for suitable sets of parameters. Here numerical simulations are also performed to support the analytical findings.
본 논문에서는 광범위 고정형 무선 통신 시스템을 위한 개선된 초기 레인징 알고리즘을 제안한다. WiBro 및 통상적인 무선 통신 시스템에서는 송 수신단 간 왕복 지연이 1개의 OFDM (Orthogonal Frequency Division Multiplexing) 심벌 주기 내이므로, 초기 레인징 수행 시 주파수 영역 차동 상관 방식이 일반적으로 사용된다. 그러나, 넓은 셀 범위에서는 최대 시간 지연이 증가하여 기존 기법의 적용이 불가능하며, 성능 개선을 위한 누적 차동 상관 기법의 경우 큰 시간 오프셋 발생 시 추정치의 빈번한 부호 천이로 인해 추정 오차가 발생할 여지가 있다. 따라서, 본 논문에서는 15 km 셀 범위를 고려한 레인징 채널 구조에서 전체 시간 오프셋을 정확히 추정하는 알고리즘을 제안한다. 제안 기법은 추정치 간 부호 비교를 통해 부호 오류를 정정하고, 채널 상관도, 누적횟수 및 정규화 과정의 잡음 감소 효과를 고려하는 가중치를 적용함으로써 추정 정확도를 향상시키며, 심벌 주기의 소수배 시간 오프셋을 보상한 후 첨두치 전력을 비교함으로써 정수 배 시간 오프셋의 추정이 가능하다.
Under pathological stress stimuli, dynamics of a biological system can be changed by alteration of several components such as functional proteins, ultimately leading to disease state. These dynamics in disease state can be modeled using differential equations in which kinetic or system parameters can be obtained from experimental data. One of the most effective ways to restore a particular disease state of biology system (i.e., cell, organ and organism) into the normal state makes optimization of the altered components usually represented by system parameters in the differential equations. There has been no such approach as far as we know. Here we show this approach with a cardiac hypertrophy model in which we obtain the existence of the optimal parameters and construct an optimal system which can be used to find the optimal parameters.
SRAM 기반 인 메모리 컴퓨팅은 폰 노이만 구조의 병목 현상을 해결하는 기술 중 하나이다. SRAM 기반의 인 메모리 컴퓨팅을 구현하기 위해서는 효율적인 SRAM 비트 셀 설계가 필수적이다. 본 논문에서는 전력 소모를 감소시키고 회로 성능을 개선시키는 저 전력 차동 감지 8+T SRAM 비트 셀을 제안한다. 제안하는 8+T SRAM 비트 셀은 SRAM 읽기와 비트 연산을 동시에 수행하고 각 논리 연산을 병렬로 수행하는 리플 캐리 가산기에 적용한다. 제안하는 8+T SRAM 기반 리플 캐리 가산기는 기존 구조와 비교 하여 전력 소모는 11.53% 감소하였지만, 전파 지연 시간은 6.36% 증가하였다. 또한 이 가산기는 PDP(: Power Delay Product)가 5.90% 감소, EDP(: Energy Delay Product)가 0.08% 증가하였다. 제안한 회로는 TSMC 65nm CMOS 공정을 이용하여 설계하였으며, SPECTRE 시뮬레이션을 통해 타당성을 검증하였다.
In recent years, the design of CMOS VCO at ever-higher frequencies has gained interest. This paper proposes an arithmetic functionality VCO circuit based on a differential ring oscillator for operating in high frequency. The proposed VCO architecture with half adder is able to produce two times higher frequency with my delay cell than conventional VCO produce double oscillation frequency and power dissipation is 14.59mW.
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[게시일 2004년 10월 1일]
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