• 센서학회지
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• 제3권1호
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• pp.40-45
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• 1994

SAW 가스센서의 기판으로 $112^{\circ}$ rot. x-cut $LiTaO_{3}$ 기판을 사용하였고, 사진식각법으로 reference delay line과 sensing delay line으로 구성된 dual delay line SAW소자를 제작하였다. 각각의 IDT는 전극의 폭이 $10{\mu}m$이고, 10 개의 전극쌍을 갖는다. 각각 두개의 delay line 중에서 reference delay line은 감지막을 증착시키지 않고, sensing delay line은 유기물 반도체의 일종인 Pb-프탈로시아닌을 shadow mask로써 $10^{-5}$torr의 진공하에서 선택적으로 증착시켰다. 제작된 SAW소자로 rf amp.와 AGC(Auto Gain Control)를 사용하여 dual delay line oscillator를 만들었다. 이때 발진주파수는 $87{\sim}$89 MHz였다. 온도와 $NO_{2}$ 가스농도의 변화에 따른 발진주파수의 변화를 조사하였다.

• Journal of electromagnetic engineering and science
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• 제12권2호
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• pp.166-170
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• 2012

This paper presents a tunable composite right/left-handed (CRLH) delay line for a delay line discriminator that linearizes modulated frequency sweep in a frequency modulated continuous wave (FMCW) radar transmitter. The tunable delay line consists of 8 cascaded unit cells with series varactor diodes and shunt inductors. The reverse bias voltage of the varactor diode controlled the group delay through its junction capacitance. The measured results demonstrate a group delay of 8.12 ns and an insertion loss of 4.5 dB at 250 MHz, while a control voltage can be used to adjust the group delay by approximately 15 ns. A group delay per unit cell of approximately 1 ns was obtained, which is very large when compared with previously published results. This group delay can be used effectively in FMCW radar transmitters.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.87-90
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• 2000

This paper describes a register-controlled symmetrical delay-locked-loop (DLL) using hybrid delay line for use in a high frequency double-data-rate DRAM. The proposed DLL uses a hybrid delay line which can cover two-step delays(coarse/fine delay) by one delay element. The DLL dissipate less power than a conventional dual-loop DLL which use a coarse and a fine delay element and control separately. Additionally, this DLL not only achieves small phase resolution compared to the conventional digital DLL's when it is locked but it also has a great simple delay line compared to a complex dual-loop DLL.

• 한국광학회지
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• 제18권4호
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• pp.274-279
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• 2007

광간섭 단층촬영(OCT)용으로 원통형 압전소자(PZT)와 단일모드 광섬유를 이용한 광경로 지연기를 제작하여 정현파로 구동하고 특성을 분석하였다. 제작한 OCT 시스템은 검침단과 기준단을 대칭 구동하는 이중 광경로 지연방식을 사용하였다. 정현파 구동을 통한 PZT 광경로 지연 방식은 삼각파 구동과 비교하여 입력파형의 첨두 부분에서의 비선형현상을 제거하여 높은 반복성을 나타냄을 보였고, 삼각파 구동으로는 불가능했던 부분을 영상화 할 수 있었다.

• Journal of the Optical Society of Korea
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• 제7권4호
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• pp.224-229
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• 2003

We report a novel optical delay line that can be implemented using only optical fiber and fiber devices without the need for any bulk-optic devices such as lens, prism, and moving mirror. The dispersive property of a chirped fiber Bragg grating (CFBG) is exploited to get the delay. The proposed delay line constitutes two identical CFBGs cascaded in the reverse order with one of them being strained. Analysis reveals that the small displacement or the strain applied on the CFBG is effectively amplified in the delay line by the ratio of the minimum resonant wavelength and the reflection bandwidth of the CFBG. The dispersion properties of the CFBG with and without the strain are analyzed in detail. The theoretical performance of the proposed delay line is also discussed. Applications of the proposed delay line are expected in the field of high-speed optical coherence tomograpy.

• Journal of Astronomy and Space Sciences
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• 제19권1호
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• pp.57-66
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• 2002

MCP(microchannel plate)와 지연산 양극판(delay line anode), 그리고 지연선 검출회로로 구성되는, 원자외선 분광기 에 사용될 2차원 지연선(delay line) 방식 의 위 치 검출기 (position sensitive detector)를 설계하고 그 중 지연선 검출회로를 제작하여 동작 및 분해능에 대한 시험을 수행하였다. 이 시험에서는 검출회로의 고유한 분해능을 확인하기 위하여 MCP와 양극판은 각파 특성이 잘 알려진 스티뮬레이션(stimulator)와 양극판 시뮬레이터(anode simulator)로 대체되었다. 제작된 검출회로는 안정적으로 동작하였으며 분광 및 영상 축 방향으로 각각 약 570ps와 약 100ps의 시간 분해능을 가지는 것을 확인하였다

• 전자공학회논문지A
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• 제29A권2호
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• pp.33-40
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• 1992

The design method of signal delay line system using indirect frequency synthesizer is presented. The variable signal delay line system with 2[nsec] step of delay time at center frequency 60[MHz], bandwidth 500[KHz] and range 5.24-5.81[x10S0-6Tsec] is designed and fabricated. The results were met with good characteristics to be variable delay time of average 2.01[nsec] per step.

• 대한교통학회지
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• 제10권1호
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• pp.41-54
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• 1992

The purpose of this thesis is to construct a model to estimate the delay that vehicles arriving randomly will be experienced at an isolated singalized intersection. To do this the following objectives are set in this study: (i) An what distance a random arrival pattern occurs after a platoon of vehicles are dis-charged from the stop line; (ii) A model which estimates the average delay per through-vehicle with respect to the de-gree of saturation; and (iii) The relation between the stepped delay and average approach delay per vehicle. The following are the findings of this study: (i) A random arrival pattern on the first second and third lanes occur 300,400 and 300m downstream from stop line rdspectively. A random arrival pattern on lane group occurs 500m downstream from the stop line ; (ii) A model for the estimation of approach delay has been developed in such a way that up to x=0.7 the delay increases linearly and beyond 0.7 the delay increases rapidly in a form of second order polynomial due to high degree of saturation : and (iii) Approach delay equals approximately 1.21 times of stopped delay.

• 전기전자학회논문지
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• 제20권2호
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• pp.167-170
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• 2016

정적 램의 비트라인을 정밀하게 추적하는 감지증폭기의 enable 신호를 만들기 위해 replica bit-line 기술 (RBL)이 사용된다. 하지만, 공정으로 인한 문턱전압의 변화는 replica bit-line 회로에 흐르는 전류를 변화시키고 이는 감지증폭기의 enable 신호 생성 시간 ($T_{SAE}$)을 변화시키며, 결과적으로는 읽기 동작을 불안정하게 한다. 본 논문에서는 conventional replica bit-line delay ($RBL_{conv}$)구조 및 $T_{SAE}$ 변화를 감소시킬 수 있는 개선 구조인 dual replica bit-line delay (DRBD)구조와 multi-stage dual replica bit-line delay(MDRBD)구조를 소개하고, 14nm FinFET 공정, 동작전압 0.6V에서 각 기술들에 대한 읽기 성공률이 $6{\sigma}$를 만족하는 최대 on-cell 개수를 simulation을 통해 찾고 이때 각 구조에 대한 performance와 에너지를 비교했다. 그 결과, $RBL_{conv}$ 대비 DRBD와 MDRBD의 performance는 각각 24.4%와 48.3% 저하되고 에너지 소모는 각각 8%와 32.4% 감소된 것을 관찰하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.394-397
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• 2003

최근의 system 내에서 동작속도가 급속히 증가함에 따라 단일 chip 내에서도 각부분의 clock 동기의 필요성이 요구되고 있다. 이러한 요구를 만족시키기 위해 PLL (Phase Locked Loop) 흑은 DLL (Delay Locked Loop)과 같은 clock를 동기 시켜 주는 회로가 사용되고 있다. PLL 내에서 주파수를 발생시키는 VCO (Voltage Controled Oscillator)는 jitter의 축적과 higher order system으로 인한 unstable한 특성과 설계하기 어렵다는 단점이 있다. 반면에 DLL에서 사용되는 VCDL (Voltage Controled Delay Line)은 first order system으로 동작이 stable하고 설계하기 쉬우며, no jitter의 장점을 가지고 있다. 본 연구에서는 기존의 VCDL의 단점을 개선하여 보다 안정적인 동작을 하는 VCDL을 제안하고자 한다.