• ETRI Journal
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• 제39권3호
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• pp.301-309
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• 2017

In this paper, we propose a parallelization method for a High Efficiency Video Coding (HEVC) deblocking filter with transform unit (TU) split information. HEVC employs a deblocking filter to boost perceptual quality and coding efficiency. The deblocking filter was designed for data-level parallelism. In this paper, we demonstrate a method of distributing equal workloads to all cores or threads by anticipating the deblocking filter complexity based on the coding unit depth and TU split information. We determined that the average time saving of our proposed deblocking filter parallelization method has a speed-up factor that is 2% better than that of the uniformly distributed parallel deblocking filter, and 6% better than that of coding tree unit row distribution parallelism. In addition, we determined that the speed-up factor of our proposed deblocking filter parallelization method, in terms of percentage run-time, is up to 3.1 compared to the run-time of the HEVC test model 12.0 deblocking filter with a sequential implementation.

• 한국정보통신학회논문지
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• 제12권4호
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• pp.699-706
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• 2008

H.264/AVC는 블록킹 현상을 제거하기 위해 디블록킹 필터를 채용한 영상 이미지의 압축을 위한 새로운 국제 표준이다. 본 논문에서는 H.264/AVC에 존재하는 디블록킹 필터의 효율적인 아키텍처를 제안한다. 이웃한 $4{\times}4$ 블록사이의 데이터 종속성 을 이용하여 메모리의 사용량을 줄이고, 디블록킹 필터처리의 쓰루풋을 향상시켰다. 본 논문에서 설계된 디블록킹 필터는 매크로블록 내에서는 수평 필터링과 수직 필터링을 파이프라인 방식으로 수행하고, 매크로블록 간에는 겹침 방식을 채용함으로써 병렬성을 한층 향상시켰다. 구현 결과는 기존의 디블록킹 필터와 비교할 때 1.95에서 4.73배까지 성능을 향상시키는 것으로 나타났다. 따라서 본 논문에서 제안한 디블록킹 필터의 아키텍처는 고해상도 비디오 응용에서 실시간으로 디블록킹을 수행할 수 있을 것으로 예견된다.

• 한국정보통신학회논문지
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• 제11권4호
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• pp.766-772
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• 2007

H.264/AVC는 블록킹 현상을 제거하기 위해 디블록킹 필터를 채용한 영상 이미지의 압축을 위한 새로운 국제 표준이다. 본 논문에서는 H.264/AVC에 존재하는 디블록킹 필터의 효율적인 아키텍처를 제안한다. 이웃한 $4{\times}4$ 블록사이의 데이터 종속성을 이용하여 메모리의 사용량을 줄이고, 디블록킹 필터 처리의 쓰루풋을 향상시켰다. 수평 필터링과 수직 필터링을 병렬로 수행함으로써 기존의 디블록킹 필터와 비교할 때 1.75에서 4.23배까지 성능을 향상시켰다. 따라서 본 논문에서 제안한 아키텍처는 고해상도 비디오 응용의 실시간 디블록킹을 수행할 수 있을 것으로 예견된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.339-340
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• 2006

In this paper, a low-power deblocking filter structure for H.264 video coding algorithm is proposed. By sharing addition hardware for common filter coefficients, we have designed an efficient deblocking filter structure. Proposed deblocking filter utilizes MUX and DEMUX circuits for input data sharing and shows 44.2% reduction for add operation. In the HDL coding simulation and FPGA implementation, we achieved 19.5% and 19.4% gate count reduction, respectively, comparison with the conventional deblocking filter structure.

• 전기전자학회논문지
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• 제17권4호
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• pp.418-427
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• 2013

본 논문에서는 H.264/AVC 비디오 코덱용 디블록킹 필터의 병렬 알고리즘을 제안한다. 디블록킹 필터는 BS(boundary strength)에 따라 다른 필터 연산을 수행하며, 각 필터 연산은 다양한 조건 연산을 필요로 한다. 또한 각 경계면의 연산 순서가 정해져 있기 때문에 병렬 처리가 쉽지 않다. 본 논문에서 제안하는 디블록킹 필터 알고리즘은 최근에 소개된 1-D CGRA (coarse grained reconfigurable architecture)인 PRAGRAM (pipelined reconfigurable arrays with assistant manager groups)에서 처리된다. 디블록킹 필터 연산은 PRAGRAM의 단방향 파이프라인 PE 배열 구조를 이용하여 각 필터 연산을 고속으로 수행하고, dynamic reconfiguration 및 conditional reconfiguration을 이용하여 필터 선택과 조건 연산을 효율적으로 처리한다. 디블록킹 필터의 병렬 알고리즘은 매크로블록 당 225 사이클을 소요한다. 이는 동작주파수 150 MHz에서 full HD급 영상을 처리할 수 있는 성능이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권4호
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• pp.227-233
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• 2006

In order to reduce blocking artifacts and improve compression efficiency, H.264/AVC standard employs an adaptive in-loop deblocking filter. This paper proposes a new hardware architecture of the deblocking filter that employs a four-stage pipelined structure with an efficient data distribution. The proposed architecture allows a simultaneous supply of eight data samples to fully utilize the pipelined filter in both horizontal and vertical filterings. This paper also presents a new filtering order and data reuse scheme between consecutive macroblock filterings to reduce the communication for external memory access. The number of required cycles for filtering one macroblock (MB) is 357 cycles when the proposed filter uses dual port SRAMs. This execution speed is only 41.3% of that of the fastest previous work.

• 한국정보통신학회논문지
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• 제21권3호
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• pp.585-593
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• 2017

본 논문에서는 모바일 시스템을 위한 저전력 HEVC(High Efficiency Video Coding) 루프 내 필터의 디블록킹 필터 하드웨어 구조를 제안한다. HEVC의 디블록킹 필터는 영상압축 시 발생한 블록화 현상을 제거한다. 현재 다양한 모바일 시스템에서 UHD 영상 서비스를 지원하지만 전력 소모가 높은 단점이 있다. 제안하는 저전력 디블록킹 필터 하드웨어 구조는 필터를 적용하지 않을 때 내부 모듈에 클록을 차단하여 전력 소모를 최소화 하였다. 또한, 낮은 동작 주파수에서 높은 처리량을 위해 4개의 병렬 필터 구조를 가지며, 각 필터는 4단 파이프라인으로 구현하였다. 제안하는 디블록킹 필터 하드웨어 구조는 65nm CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 52.13K개의 게이트로 구현되었다. 또한, 110MHz의 동작 주파수에서 8K@84fps의 실시간 처리가 가능하며, 동작 전력은 6.7mW이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.401-404
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• 2015

본 논문에서는 UHD급 영상의 실시간 처리를 위한 고성능 HEVC(High Efficiency Video Coding) In-loop Filter 부호화기의 효율적인 하드웨어 구조를 제안한다. HEVC는 양자화 에러로 발생하는 화질 열화 문제를 해결하기 위해 Deblocking Filter와 SAO(Sample Adaptive Offset)로 구성된 In-loop Filter를 사용한다. 본 논문에서 제안하는 In-loop Filter 부호화기 하드웨어 구조에서 Deblocking Filter와 SAO는 수행시간 단축을 위해 $32{\times}32CTU$를 기준으로 2단 하이브리드 파이브라인 구조를 갖는다. Deblocking Filter는 10단계 파이프라인 구조로 수행되며, 메모리 접근 최소화 및 참조 메모리 구조의 단순화를 위해 효율적인 필터링 순서를 제안한다. 또한 SAO는 화소들의 분류와 SAO 파라미터 적용을 2단계 파이프라인 구조로 구현하고, 화소들의 처리를 간소화 및 수행 사이클 감소를 위해 두 개의 병렬 Three-layered Buffer를 사용한다. 본 논문에서 제안하는 In-loop Filter 부호화기 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 0.13um CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 205K개의 게이트로 구현되었다. 또한 110MHz의 동작주파수에서 4K UHD급 해상도인 $3840{\times}2160@30fps$의 실시간 처리가 가능하다.

• 한국인터넷방송통신학회논문지
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• 제8권4호
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• pp.59-65
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• 2008

본 논문은 휴대용 멀티미디어를 위한 저전력 H.264 디블록킹 필터를 제안하였다. H.264 디블록킹 필터는 총 8개의 입력 픽셀에 대한 각각의 필터링 연산 과정을 필요로 하며, 각 필터링 과정에서 p, q 픽셀에 대해 공통 구조를 가지고 있다. 이 때 쓰이는 공통의 필터계수와 레지스터를 공유함으로써, 적은 게이트로 구현하였다. 또한 많은 연산을 필요로 하는 필터링 연산을 특정한 조건을 이용하여, 조건에 만족하면 일부 또는 전체의 필터링을 수행하지 않음으로써 저전력의 효율적인 구조를 설계할 수 있다. 제안한 H.264 디블록킹 필터 구조는 기존 논문들의 핵심 필터링부분과 비교하여 각각 33.31%와 10.85%의 게이트 감소효과를 나타내었다. 또한 본 논문의 전체 블록은 삼성 0.35um 표준 셀 라이브러리 공정을 사용하여 구현하였으며, 최대 동작 주파수는 108MHz, 최대 처리능력은 CCIR601 형식에서 33.03 frame/s이다.

• 대한전자공학회논문지SP
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• 제43권3호
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• pp.92-99
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• 2006

이 논문에서는 H.264 비디오 코딩에 사용되는 디블로킹 필터의 저전력 구조를 제안하였다. 즉, 8 픽셀의 입력에 대한 공통의 필터계수를 공유함으로써 구현 하드웨어를 줄일 수 있는 효율적인 구조를 제안하였다. 제안된 디블로킹 필터 구조는 MUX와 DEMUX 회로를 추가하여 설계하였으며, 기존 구조와 비교하여 44.2%의 덧셈연산 감소효과를 나타내었다. 또한 제안된 구조를 Verilog HDL 코딩과 FPGA로 구현한 결과, 기존의 디블로킹 필터 구조와 비교하여 각각 19.5%와 19.4%의 게이트 카운트 감소 효과를 보였다. 따라서 제안된 디블로킹 필터 구조는 H.264용 encoder와 decoder SoC에 널리 사용될 수 있는 저전력 구조이다.