• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2000년도 정기총회 및 학술대회
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• pp.43-48
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• 2000

본 논문에서는 디지털 오디오 방송 시스템으로서 사용하기 위한 AAC (MPEG-2 Advanced Audio Coding) 코덱 시스템의 개발에 관하여 기술한다. 인코더 및 디코더는 ETRI가 제안한 디지털 오디오 방송 시스템에 접속하기 위해 MPEG-2 (Moving Picture Experts Group phase 2) 시스템의 TS(Transport Stream) 형식으로 입/출력한다. 내부 오디오 신호처리를 위한 DSP(Digital Signal Processor)로서는 Tl(Texas Instruments) 사의 TMS320C6701 (Floating point, 166 MHz)을 사용하였다. 인코더에서는 DSP 를 4 개까지, 디코더에서는 3 개까지 사용하여 구성할 수 있도록 설계하였다. DSP 에서는 시스템 제어, 오디오 신호 입력, 오디오 신호 처리, TS 신호 발생, 비트스트림 출력 등의 처리를 수행하며, 각 DSP 는 직렬 및 병렬 접속에 의해 서로 데이터를 전달한다. 본 시스템은 이후 다양한 디지털 방송 분야에 활용될 것이다.

• 한국공작기계학회논문집
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• 제13권1호
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• pp.35-47
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• 2004

In this paper presents a new approach to the design and real-time implementation of fuzzy control system based-on digital signal processors(DSP:IMS320C80) in order to improve the precision and robustness for system of industrial robot(Dual-Arm with 8 joint Robot). The need to meet demanding control requirement in increasingly complex dynamical control systems under significant uncertainties, leads toward design of intelligent manipulation robots. The IMS320C80 is used in implementing real time fuzzy control to provide an enhanced motion control for robot manipulators. In this paper, a Self-Organizing Fuzzy Controller(SOFC) for the industrial robot manipulator with a actuator located at the base is studied. A fuzzy logic composed of linguistic conditional statements is employed by defining the relations of input-output variables of the controller. In the synthesis of a FLC(Fuzzy Logic Controller), one of the most difficult problems is the determination of linguistic control rules from the human operators. To overcome this difficult SOFC is proposed for a hierarchical control structure consisting of basic and high levels that modify control rules. The proposed SOFC scheme is simple in structure, Int in computation, and suitable for implementation of real-time control. Performance of the SOFC is illustrated by simulation and experimental results for a Dual-Arm robot with eight joints.

• 디지털산업정보학회논문지
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• 제15권4호
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• pp.31-40
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• 2019

This paper proposes an adaptive PCIe system for TI C66x DSPs. Conventionally, the PCIe system provided by the C66x is a system dependent on the structure in which the primary core writes an application to the DSP memory through the PCIe interface, then activate the secondary core. Due to the dependency between the cores, when developing a project using a PCIe interface, the remaining cores have to be programmed with a concern of the primary core used as the PCIe interface. Therefore, in order to de-couple the connections among the cores, an adaptive PCIe system is proposed, in the paper, in which the cores operate independently compared to the conventional system. Since the core used as the PCIe interface only runs PCIe related operations in the new system, the remaining cores can be fully utilized without concerning the connections with the core for PCIe interface. In order to verify the feasibility of the proposed adaptive PCIe system, the implementations of LTE-A down link, and IEEE 802.11ac are carried out using the evaluation board which includes a TMS320C6670 chip. Altogether, these results support that we demonstrated that the digital signal processing systems with the PCIe Interface can be developed more rapidly by applying the proposed system.

• 센서학회지
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• 제7권2호
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• pp.124-130
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• 1998

독립적인 로보트나 자동차 제어 응용을 위하여 고속 3-D 비젼시스템들은 매우 중요하다. 이 논문은 다음과 같은 세가지 과정으로 구성되는 stereo vision process 개발에 대하여 논술한다 : 왼쪽과 오른쪽 이미지의 edges 추출, matching coresponding edges와 3-D map의 계산. 이 process는 VME 150/40 Imaging Technology vision system에서 이루어졌다. 이것은 display, acqusition, 4Mbytes image frame memory와 세 개의 연산 카드로 구성되는 modular system이다. 40 MHz로 작동하는 프로그래머불 연산 모듈은 $64{\times}32$ bit instruction cache와 두개의 $1024{\times}32$ bit RAM을 가진 TMS320C31 DSP에 기초를 두고 있다. 그것들은 각각 512 Kbyte static RAM, 4 Mbyte image memory, 1 Mbyte flash EEPROM과 하나의 직렬 포트로 구성되어있다. 모듈간의 데이터 전송과 교환은 8 bit globalvideo bus와 세 개의 local configurable pipeline 8 bit video bus에 의하여 이루어졌고, system management를 위하여 VME bus가 쓰였다. 두 개의 DSP는 왼쪽 및 오른쪽 이미지 edges 검출을 위하여 쓰였고 마지막 processor는 matching process와 3-D 연산에 사용되었다. $512{\times}512$픽셀 이미지에서 이 센서는 scene complexity에 따라 1Hz정도의 조밀한 3-D map을 생성했다. 특수목적의 multiprocessor card들을 사용하면 결과를 향상시킬 수 있을 것이다.

• ETRI Journal
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• 제42권4호
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• pp.596-607
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• 2020

Scaling is an important operation because of the iterative nature of arithmetic processes in digital signal processors (DSPs). In residue number system (RNS)-based DSPs, scaling represents a performance bottleneck based on the complexity of intermodulo operations. To design an efficient RNS scaler for special moduli sets, a body of literature has been dedicated to the study of the well-known moduli sets {2ⁿ - 1, 2ⁿ, 2ⁿ + 1} and {2ⁿ, 2ⁿ - 1, 2ⁿ⁺¹ - 1}, and their extension in vertical or horizontal forms. In this study, we propose an efficient programmable RNS scaler for the arithmetic-friendly moduli set {2^n+p, 2ⁿ - 1, 2ⁿ⁺¹ - 1}. The proposed algorithm yields high speed and energy-efficient realization of an RNS programmable scaler based on the effective exploitation of the mixed-radix representation, parallelism, and a hardware sharing technique. Experimental results obtained for a 130 nm CMOS ASIC technology demonstrate the superiority of the proposed programmable scaler compared to the only available and highly effective hybrid programmable scaler for an identical moduli set. The proposed scaler provides 43.28% less power consumption, 33.27% faster execution, and 28.55% more area saving on average compared to the hybrid programmable scaler.

• 대한전자공학회논문지TC
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• 제42권8호
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• pp.11-16
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• 2005

본 논문은 스크램블링(Scrambling), 길쌈부호화(Convolutional Encoding), 펑처링(Puncturing), 인터리빙(Interleaving) 등과 같은 연산에 공통적으로 필요한 비트 조작(Bit Manipulation)을 효율적으로 지원하기 위한 비트 조작 연산 가속기를 제안한다. 기존의 DSP는 곱셈 및 가산 연산을 기본으로 연산기가 구성되어 있으며 워드 단위로 동작을 함으로 비트 조작 연산의 경우 비효율적인 연산을 수행할 수밖에 없다. 그러나 제안한 가속기는 비트 조작 연산을 다수의 데이터에 대해 병렬 쉬프트와 XOR 연산, 비트 추출 및 삽입 연산을 효율적으로 수행할 수 있다. 제안한 가속기는 VHDL로 구현 하여 삼성 $0.18\mu m$ 표준 셀 라이브러리를 이용하여 합성하였으며 가속기의 게이트 수는 1,700개에 불과하다. 제안한 가속기를 통해 스크램블링, 길쌈부호화, 인터리빙을 수행시 기존의 DSP에 비해 $40\~80\%$의 연산 사이클의 절감이 가능하였다.

• 전자공학회논문지S
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• 제35S권2호
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• pp.58-69
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• 1998

A contrp; suste, fpr SCARA robot is designed for implememting a robust dynamic control algorithm. this study forcuses on the use of DSPs in the design of joint controllers and interfaces in between the host cotroller and four joint controllers and in between the joint controllers and four servo drives. The mechanical body of SCARA robot and the servo drives are selected from the commercially available ones. The four joint controllers, assigned to each joint one by one, are combined into a common system through a mother board hardwarewise and through the global memeory softwarewise. The mother board is designed to connect joint controllers onto the board through the slots adopting PC/104 bus structures. And, the global memory stores the common data which can be shared by joint controllers and the host computer directly, which virtually combines the whole system into one. To demonstrate the performance and efficienty of the sytem, a robust inverse dynamic algorithm is proposed and implemented for a faster and more precise control. The robust inverse dynamic algorithm is basically derived from an inverse dynamci algorithm and a PID compensator. Based upon the derived dynamic equitions of SCARA robot, the inverse dynamic algorithm is intitially implemented within 0.3 msec of the control cycle in this system. The algoithm is found to be not accurate enough for the high speed and precision tasks due to inherent modelling errors and time-varying factors. Therefore, a variable PID algorithm is combined with the inverse dynamic algorithm to support robustness of control performance. Experimental datfor the proposed algorithm are presented and compared with the result obtained from PID and inverse dynamic algorithm.

• 한국조명전기설비학회:학술대회논문집
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• 한국조명전기설비학회 2004년도 학술대회 논문집
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• pp.371-374
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• 2004

Induction motors are a critical component of many industrial processes and are frequently integrated in commercially available equipment. Safety, reliability, efficiency, and performance are some of the major concerns of induction motor applications. Preventive maintenance of induction motors has been a topic great interest to industry because of their wide range application of industry. Since the use of mechanical sensors, such as vibration probes, strain gauges, and accelerometers is often impractical, the motor current signature analysis (MACA) techniques have gained murk popularity as diagnostic tool. Fault tolerant control (FTC) strives to make the system stable and retain acceptable performance under the system faults. All present FTC method can be classified into two groups. The first group is based on fault detection and diagnostics (FDD). The second group is independent of FDD and includes methods such as integrity control, reliable stabilization and simultaneous stabilization. This paper presents the fundamental FDD-based FTC methods, which are capable of on-line detection and diagnose of the induction motors. Therefore, our group has developed the embedded distributed fault tolerant and fault diagnosis system for industrial motor. This paper presents its architecture. These mechanisms are based on two 32-bit DSPs and each TMS320F2407 DSP module is checking stator current, voltage, temperatures, vibration and speed of the motor. The DSPs share information from each sensor or DSP through DPRAM with hardware implemented semaphore. And it communicates the motor status through field bus (CAN, RS485). From the designed system, we get primitive sensors data for the case of normal condition and two abnormal conditions of 3 phase induction motor control system is implemented. This paper is the first step to drive multi-motors with serial communication which can satisfy the real time operation using CAN protocol.

• 정보처리학회논문지B
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• 제9B권6호
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• pp.715-726
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• 2002

이 논문에서는 범용 DSP칩인 ADSP2181를 사용하여 프랙탈 알고리즘 기반의 영상 부호화기를 설계 제작하였다. 제작된 부호화기는 고정소수점을 지원하는 Analog Device사의 ADSP2181 두 개를 사용하여 구현되었고, 영상부호화는 3단계의 파이프라인 구조에 의해 이루어진다. 첫 번째 파이프라인단인 영상 획득부는 NTSC표준 영상 신호로부터 디지털 영상 데이터를 획득하여 프레임 메모리에 저장한다. 두 번째 단에서의 주제어부에서는 영상 데이터를 프랙탈 알고리즘을 이용하여 부호화를 수행한다. 마지막 단인 출력 제어부는 부호화된 영상 계수를 RS422 포트를 통하여 출력하도록 한다. 설계 제작된 프랙탈 영상 부호화기의 성능은 QCIF 영상 포맷에서 정지영상에 대하여 초당 10프레임 이상의 부호화 속도를 얻었다. 프랙탈 알고리즘을 이용하여 프레임간 중복성을 이용한 영상 부호화시에는 초당 평균 30 프레임 이상의 부호화속도를 얻을 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 1999년도 추계종합학술대회
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• pp.199-203
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• 1999

본 논문은 MPEG-2 AAC 멀티채널 오디오 및 MPEG-4 오디오의 다중객체 부호화를 위한 DSP 시스템의 설계 및 구현에 관하여 기술한다. DSP로서는 TI 사의 최근 제품인 고성능의 TMS320C6701 (이하 6701로 함) 2개를 사용하였고, DSP 보드는 PC에 장착하여 프로그램을 다운로드하고 시스템을 제어할 수 있게 하기 위하여 PCI 인터페이스를 함께 구현하였으며, 부호화기 및 복화기로서 함께 사용할 수 있는 구조로서 설계하였다. 또한 멀티채널 오디오를 디지털 신호로 변환하고 다중화하여 직렬신호로서 입력하고, 다시 역으로 출력하기 위한 시스템을 별도로 외부에 구현하였으며, 접속 인터페이스로서 ADI (Alesys Digital audio Interface)론 사용하여, ADI 인터페이스를 지원하는 멀티채널오디오 장비론 입출력 시스템으로 사용할 수 있도록 하였다. 현재의 결과로서는 MPEG-2 AAC 4채널 오디오를 2개의 DSP를 사용하여 실시간으로 안정되게 부호화 할 수 있으며, 1개의 DSP로도 8채널까지의 복호화가 가능함을 확인하였다.