• 전기전자학회논문지
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• 제27권3호
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• pp.220-224
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• 2023

로우 해머는 특정 행(row)에 연속적으로 액세스할 때 인접한 행에서 비트 플립이 발생하는 현상으로 데이터 손상과 보안 문제, 컴퓨팅 성능 저하를 야기한다. 본 논문은 2ynm DRAM에서 TCAD 시뮬레이션을 통해 로우 해머의 원인과 대응 방법을 분석한다. 실험에서는 트랩의 파라미터와 소자의 구조를 변화시키면서 로우 해머 현상을 재현하고, 트랩 밀도, 온도. 액티브 위스 등과의 관계를 분석한다. 실험 결과, 트랩 파라미터와 소자 구조의 변화는 ΔV_cap/pulse에 직접적인 영향을 미치는 것을 확인하였다. 이를 통해 로우 해머에 대한 근본적인 이해와 대응 방안 모색이 가능하고 DRAM의 안정성과 보안을 향상시키는데 기여할 수 있다.

• 융합정보논문지
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• 제11권2호
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• pp.201-210
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• 2021

본 연구는 메밀 추출물과 비텍신을 이용하여 UVB 손상 개선에 대한 효과를 알아보기 위해 Microarray 분석, 세포의 증식, 세포 상처 회복, 세포주기, 마이크로파지의 생성 양상, 단백질 분석 등을 실시하였다. Microarray 분석 결과는 DRAM1, Atg2a 및 Atg13 유전자에서 UVB에 의해 증가 된 양상을 메밀 에탄올추출물과 비텍신에서 감소시켰다. 세포의 증식, 상처 회복, 주기 및 마이크로파지 양상에서는 메밀 에탄올추출물과 비텍신에서 정상 세포와 유사하게 개선되었으며, 단백질 분석에서 DRAM1, Beclin-1 및 LC3 I/II 모두 비텍신 처리군에서 감소하였고, p-mTOR 및 Survivin은 모두 증가 되었다. UVB에 의한 손상에서 메밀 에탄올추출물과 비텍신은 DRAM1, Atg2a 및 Atg13을 같이 컨트롤 하고 세포 증식, 상처 회복 및 주기를 정상으로 회복하며 UVB에 의한 세포 노화 발생원인 중 하나인 오토파지를 조절하여 세포의 사멸억제 및 재생하므로 기능성 화장품 성분으로 활용가능할 것으로 사료 된다.

• 한국인터넷방송통신학회논문지
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• 제15권6호
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• pp.11-15
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• 2015

인터넷 대용량 서버에서 다수 접속자의 데이터를 고속으로 처리하기 위하여 반도체디스크(SSD)를 사용하고 있다. 본 논문에서는 DRAM을 SSD로 사용하는 서버환경에서 갑작스런 전원장애 시에 데이터의 안정성을 확보하기 위한 고속백업 분산저장 알고리즘을 제안하였다. 제안한 알고리즘은 백업컨트롤러에서 DRAM 데이터를 중간버퍼를 활용한 스케줄링 기법으로 플래시메모리에 분산저장 하는 방법이다. 본 논문에서는 제안한 알고리즘을 기존 백업알고리즘과 동일한 조건의 대용량 서버환경에서 백업처리성능 비교시험을 실시하였다. 시험결과에 의하면 제안한 알고리즘은 기존 알고리즘에 비하여 DRAM의 데이터를 약 2배 이상 고속으로 백업저장을 할 수 있음을 알 수 있었다.

• 대한전자공학회논문지SD
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• 제37권7호
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• pp.7-16
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• 2000

본 논문에서는 DRAM 셀 내의 셀 캐패시턴스 및 기생 캐패시턴스를 수치 해석적으로 계한하여 추출하는 방법과 그 적용 예를 보고한다. 셀 캐패시턴스 및 기생 캐패시턴스를 계산하기 위하여 유한요소법을 적용하였다. 시뮬레이션의 구조를 정의하기 우하여, 마스크 레이아웃 데이터 및 공정 레시피를 이용한 토포그래피 시뮬레이션을 수행하고, 토포그래피 시뮬레이션을 통해 DRAM 셀 구조를 생성하기 위해 필요한 데이터를 얻었다. 이를 기반으로 하여, 마스크 데이터 기반의 3차원 솔리드 모델링 방법을 적용하여 시뮬레이션 구조를 생성하였다. 시뮬레이션에 사용된 구조는 $2.25{\times}175{\times}3.45{\mu}m^3$ 크기이며, 4개의 셀 캐패시터를 갖는다. 또한 70,078개의 노드와 395,064개의 사면체로 구성되었다. 시뮬레이션을 위해 ULTRA SPARC 10 웨크스테이션에서 약 25분의 CPU 시간을 소요하였으며, 약 201메가바이트의 메모리를 사용하였다. 시뮬레이션을 통하여 계산된 셀 캐패시턴스는 셀당 24fF이며, DRAM 셀 내에서 가장 주요한 기생 캐패시턴스 성분을 규명하였다.

• 한국전기전자재료학회논문지
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• 제25권2호
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• pp.96-99
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• 2012

We fabricated fully depleted (FD) SOI-based 1T-DRAM cells with planar channel or recessed channel and the electrical characteristics were investigated. In particular, the dependence of memory operating mode on the channel structure of 1T-DRAM cells was evaluated. As a result, the gate induced drain leakage current (GIDL) mode showed a better memory property for planar type 1T-DRAM. On the other hand, the impact ionization (II) mode is more effective for recessed type.

• 대한임베디드공학회논문지
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• 제11권2호
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• pp.117-123
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• 2016

In general, PCM (Phase Change Memory) is unsuitable as a main memory because it has limitations: high read/write latency and low endurance. However, the DRAM&PCM hybrid memory with the same level is one of the effective structures for a next generation main memory because it can utilize an advantage of both DRAM and PCM. Therefore, it needs an effective page management method for exploiting each memory characteristics dynamically and adaptively. So we aim reducing an access time and write count of PCM by using an effective page replacement. According to our simulation, the proposed algorithm for the DRAM&PCM hybrid can reduce the PCM access count by around 60% and the PCM write count by 42% given the same PCM size, compared with Clock-DWF algorithm.

• 한국세라믹학회지
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• 제34권10호
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• pp.1060-1066
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• 1997

In this paper, the effects of La addition of PLZT thin film prepared by sol-gel method on the capacitor characteristics are investigated for gigabit generation DRAM applications. The addition of La on the PLZT capacitor results in a trade-off between charge storage density(Qc') and leakage current density(Jl). As La content increases, Qc' and permeability(εr) at 0V are reduced while Jl is significantly decreased. It is demonstrated that 5% La doping of PZT can substantially reduce Jl and also improve resistance to fatigue while incurring only minimal degradation of Qc'. Very low leakage current density (5×10-7 A/㎠ even at 125℃) and high charge storage density (100fC/㎛2) under VDD/2=1V conditions are achieved using 5% La doped PZT thin films for gigabit DRAM capacitor dielectrics. In addition, the fatigue and TDDB measurements indicate good reliability of the PLZT capacitors.

• 산업공학
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• 제25권2호
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• pp.178-186
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• 2012

The DRAM module is an important part of servers, workstations and personal computer. Its malfunction causes a lot of damage on customer system. Therefore, customers demand the highest quality products. The company applies DRAM module Outgoing Quality Assurance Inspection(OQA) to secures the highest quality. It is the key process to decides shipment of products through sample inspection method with customer oriented tests. High fraction of defectives entering to OQA causes inevitable high quality cost. This article proposes the application of ensemble learning to classify the lot status to minimize the ratio of wrong decision in OQA, observing a potential in reducing the wrong decision.

• 한국산학기술학회논문지
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• 제9권6호
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• pp.1581-1584
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• 2008

버팅 콘택을 가진 쌍극 폴리사이드 게이트 구조에서 폴리실리콘 내의 순 도핑(net doping) 농도는 $n^+/p^+$ 중첩 및 실리사이드/폴리실리콘 층에서 도펀트의 수평 확산에 기인하여 감소하였다. 버팅 콘택 영역에서의 쇼트키 다이오드 형성은 $CoSi_2$의 열적 응집 현상에 의한 $CoSi_2$ 손실과 폴리실리콘 내의 농도 저하에 기인된다. DDI DRAM에서 기생 쇼트키 다이오드는 감지 증폭기의 노이즈 마진을 감소시켜 column성 불량을 일으킨다. Column성 불량은 $n^+/p^+$ 폴리실리콘 접합 부분을 물리적으로 분리시키거나, $CoSi_2$ 형성 전 질소 이온을 $p^+$ 영역에 주입 시켜 $CoSi_2$의 응집현상을 억제함으로써 줄일 수 있다.

• 전기의세계
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• 제38권4호
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• pp.36-45
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• 1989

보 소고에서는 1T cell을 이용한 DRAM 집적도의 향상에 따른 몇가지의 한계요인을 생각해 보았다. 특별한 물질의 획기적 방법이 없는한, Cell의 수직대 수평 Aspect Ratio가 2이상 되고, 스위칭 소자의 채널 도평이 5 * $10^{17}$/$cm^{3}$ 이상이 되는 64M DRAM에 필요한 최소 선폭은 0.3-0.4.mu.m정도로 예측되는데 실제로 최소 선폭에 관한한 한계는 이보다 훨씬 더 작아질 것이다.다.