• 대한전자공학회논문지SD
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• 제45권10호
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• pp.15-22
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• 2008

기존의 MOSFET는 단채널 현상의 증가로 인하여 스케일링에 한계를 가지고 있다. Double-Gate MOSFET (DG-MOSFET)는 소자의 길이가 축소되면서 나타나는 단채널 현상을 효과적으로 제어하는 차세대 소자이다. DG-MOSFET으로 소자를 축소시키면 채널 길이가 10nm 이하에서 게이트 방향뿐만 아니라 소스와 드레인 방향에서도 양자 효과가 발생한다. 또한 게이트 길이가 매우 짧아지면 ballistic transport 현상이 발생한다. 따라서 본 연구에서는 2차원 양자 효과와 ballistic transport를 고려하여 DG-MOSFET의 특성을 분석하였다. 또한 단채널 효과를 줄이기 위해서 $t_{si}$와 underlap 그리고 lateral doping gradient를 이용하여 소자 구조를 최적화하였다.

• 대한전자공학회논문지SD
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• 제46권10호
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• pp.16-24
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• 2009

Independent-Gate-Mode Double-Gate(IGM-DG) MOSFET는 기존의 DG-MOSFET의 3-terminal 소자구조가 갖고 있는 한계에서 벗어나 front-gate와 back-gate를 서로 다른 전압으로 구동하는 것이 가능하다. IGM-DG를 이용함으로써 4번째 단자의 자유도에 의해 회로설계가 간단해 질 뿐 아니라, 집적도를 향상시킬 수 있는 장점을 가진다. 본 논문에서는 IGM-DG MOSFET를 사용하여 RF 수신단을 설계하였고, HSPICE 시뮬레이션을 통해 회로성능을 검증하고 소자의 특성변화에 따른 최적의 회로설계 방향을 제시하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권5호
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• pp.500-510
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• 2013

In this paper, a high-sensitivity low power photodetector using double gate (DG) MOSFET is proposed for the first time using change in subthreshold current under illumination as the sensitivity parameter. An analytical model for optically controlled double gate (DG) MOSFET under illumination is developed to demonstrate that it can be used as high sensitivity photodetector and simulation results are used to validate the analytical results. Sensitivity of the device is compared with conventional bulk MOSFET and results show that DG MOSFET has higher sensitivity over bulk MOSFET due to much lower dark current obtained in DG MOSFET because of its effective gate control. Impact of the silicon film thickness and gate stack engineering is also studied on sensitivity.

• 한국정보통신학회논문지
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• 제7권2호
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• pp.263-268
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• 2003

본 논문에서는 main gate(MG)와 side gate(SG)를 갖는 double gate(DG) MOSFET 구조를 조사하였다. MG가 50nm일 때 최적의 SG 전압은 약 3V임을 알 수 있었고, 각각의 MG에 대한 최적의 SG 길이는 약 70nm임을 알 수 있었다. DG MOSFET는 매우 작은 문턱 전압 roll-off 특성을 나타내고, 전류-전압 특성곡선에서 VMG=VDS=1.5V, VSG=3V인 곳에서 포화전류는 550$\mu\textrm{A}$/m임을 알 수 있었다. subthrehold slope는 82.6㎷/decade, 전달 컨덕턴스는 l14$\mu\textrm{A}$/$\mu\textrm{m}$ 그리고 DIBL은 43.37㎷이다 다중 입력 NAND 게이트 로직 응용에 대한 이 구조의 장점을 조사하였다. 이때, DG MOSFET에서 41.4GHz의 매우 높은 컷오프 주파수를 얻을 수 있었다.

• 대한전자공학회논문지SD
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• 제42권7호
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• pp.5-12
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• 2005

본 논문에서는 결합된 슈뢰딩거-푸아송 방정식과 전류연속방정식을 셀프-컨시스턴트하게 계산함으로써, 나노-스케일 center-channel (CC) double-gate (DG) MOSFET 디바이스의 전기적 특성 및 구조해석에 관한 연구를 시행하였다. 10-80 nm 게이트 길이의 조건에서 수행한 CC-NMOS의 시뮬레이션 결과를 DG-NMOS 구조에서 시행한 시뮬레이션 결과와의 비교를 통하여 CC-NMOS 구조에서 나타나는 CC 동작특성 메커니즘과, 이로 인한 전류 및 G$_{m}$의 상승을 확인하였다. 문턱 전압 이하 기울기, 문턱 전압 롤-오프, 드레인 유기 장벽 감소의 파라미터를 통하여 단채널 효과를 최소화하기 위한 디바이스 최적화를 수행하였다. 본 나노-스케일 전계 효과 트랜지스터를 위한 2차원 양자역학적 수치해석의 관한 연구를 통하여, CC-NMOS를 포함한 DG-MOSFET 구조가 40나노미터급 이하 MOSFET 소자의 물리적 한계를 극복하기 위한 이상적인 구조이며, 이와 같은 나노-스케일 소자의 해석에 있어서 양자역학적 모델링 및 시뮬레이션이 필수적임을 알 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 추계종합학술대회
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• pp.498-501
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• 2002

본 논문에서는 main gate(MG)와 side gate(SG)를 갖는 double gate(DG) MOSFET를 디자인하고 TCAD를 이용하여 시뮬레이션하였다. MG와 SG의 길이(LMG, LSG)는 각각 50nm, 70nm로 하였으며, MG와 SG의 전압(VMG, VSG)이 각각 1.5V, 3.0V일 때 드레인전압(VD)을 0에서 1.5V까지 변화시키면서 핀치오프특성을 조사하였다. LMG가 아주 작음에도 불구하고, 핀치-오프특성이 아주 좋게 나타났다. 이것은 DG MOSFET의 VMG가 게이트를 제어하는 역할을 잘 수행하여 나노 구조에서 유용한 구조임을 알 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권4호
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• pp.225-232
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• 2009

An analytical compact model for the asymmetric lightly doped Double Gate (DG) MOSFET is presented. The model is developed using the Lambert Function and a 2-dimensional (2-D) parabolic electrostatic potential approximation. Compact models of the net charge and channel current of the DG-MOSFET are derived in section 2. Results for the channel potential and current are compared with 2-D numerical data for a lightly doped DG MOSFET in section 3, showing very good agreement.

• Transactions on Electrical and Electronic Materials
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• 제14권6호
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• pp.291-294
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• 2013

When subjected to a change in dimensions, the device performance decreases. Multi-gate SOI devices, viz. the Double Gate MOSFET (DG-MOSFET), are expected to make inroads into integrated circuit applications previously dominated exclusively by planar MOSFETs. The primary focus of attention is how channel engineering (i.e. Graded Channel (GC)) and gate engineering (i.e. Dual Insulator (DI)) as gate oxide) creates an effect on the device performance, specifically, leakage current ($I_{off}$), on current ($I_{on}$), and DIBL. This study examines the performance of the devices, by virtue of a simulation analysis, in conjunction with N-channel DG-MOSFETs. The important parameters for improvement in circuit speed and power consumption are discussed. From the analysis, DG-DI MOSFET is the most suitable candidate for high speed switching application, simultaneously providing better performance as an amplifier.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 하계학술대회 논문집 C
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• pp.1549-1551
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• 2002

현재 게이트 길이가 100nm 이하의 MOSFET 소자를 구현할 때 가장 대두되는 문제인 short channel effect를 억제하는 방법으로 제안된 소자 중 하나가 double gate (DG) silicon-on-insulator (SOI) MOSFET이다. 그러나 DG SOI MOSFET는 두 게이트간의 align과 threshold voltage control 문제가 있다. 본 논문에서는 DG SOI MOSFET에서 이상적으로 게이트가 align된 구조와 back 게이트가 front 게이트보다 긴 non-align된 구조가 subthreshold 동작 영역에서 impact ionization에 미치는 영향에 대해 시뮬레이션을 통하여 비교 분석하였다. 그 결과 게이트가 이상적으로 align된 구조보다 back 게이트가 front 게이트보다 긴 non-align된 구조가 게이트와 드레인이 overlap된 영역에서 impact ionization이 증가하였으며 게이트가 각각 n+ 폴리실리콘과 p+ 폴리실리콘을 가진 소자에서 두 게이트가 같은 work function을 가진 소자보다 높은 impact generation rate을 가짐을 알 수 있었다.

• 대한전자공학회논문지SD
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• 제47권8호
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• pp.13-22
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• 2010

Independent-Gate-Mode Double-Gate(IGM-DG) MOSFET은 기존의 bulk-MOSFET에 비해 향상된 채널 제어능력을 가지며, front-게이트와 back-게이트를 서로 다른 전압으로 구동가능하다는 이점을 가진다. 따라서, 이를 이용한 회로설계는 4-terminal의 자유도를 이용함으로써 회로성능의 향상 뿐 아니라 집적도 향상을 기대할 수 있다. 본 논문에서는 IGM-DG MOSFET의 장점을 이용하여 TIA, feedforward LA, 및 OB로 구성된 15Gb/s 광수신기를 설계하고, HSPICE 시뮬레이션을 통한 회로성능 검증 및 외부환경과 소자의 특성변화에 따른 안정성을 검증하였다.