• ETRI Journal
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• 제36권3호
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• pp.352-360
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• 2014

This paper presents a 900 MHz zero-IF RF transceiver for IEEE 802.15.4g Smart Utility Networks OFDM systems. The proposed RF transceiver comprises an RF front end, a Tx baseband analog circuit, an Rx baseband analog circuit, and a ${\Delta}{\Sigma}$ fractional-N frequency synthesizer. In the RF front end, re-use of a matching network reduces the chip size of the RF transceiver. Since a T/Rx switch is implemented only at the input of the low noise amplifier, the driver amplifier can deliver its output power to an antenna without any signal loss; thus, leading to a low dc power consumption. The proposed current-driven passive mixer in Rx and voltage-mode passive mixer in Tx can mitigate the IQ crosstalk problem, while maintaining 50% duty-cycle in local oscillator clocks. The overall Rx-baseband circuits can provide a voltage gain of 70 dB with a 1 dB gain control step. The proposed RF transceiver is implemented in a $0.18{\mu}$ CMOS technology and consumes 37 mA in Tx mode and 38 mA in Rx mode from a 1.8 V supply voltage. The fabricated chip shows a Tx average power of -2 dBm, a sensitivity level of -103 dBm at 100 Kbps with PER < 1%, an Rx input $P_{1dB}$ of -11 dBm, and an Rx input IP3 of -2.3 dBm.

• 대한전자공학회논문지SD
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• 제45권8호
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• pp.48-53
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• 2008

본 논문에서는 100 nm InGaAs/InAlAs/GaAs metamorphic HEMT (high electron mobility transistor)를 이용하여 94 GHz 대역 응용에 적용 가능한 MMIC (millimeter-wave monolithic integrated circuit) 저잡음 증폭기를 구현하였다. 94 GHz MMIC 저잡음 증폭기 구현을 위하여 제작된 $100nm\times60{\mu}m$ MHEMT의 측정결과, 655 mA/mm의 드레인 전류 밀도, 720 mS/mm의 최대전달컨덕턴스를 얻었으며, RF 특성으로 전류이득차단주파수는 195 GHz, 최대공진주파수는 305 GHz의 양호한 성능을 나타내었다. 구축된 MHEMT와 CPW 라이브러리를 이용하여 구현된 MMIC 저잡음 증폭기의 측정결과, 94 GHz에서 $S_{21}$ 이득은 14.8 dB, 잡음지수는 4.6 dB의 우수한 특성을 얻었다. 전체 칩의 크기는 $1.8mm\times1.48mm$이다.

• 전자공학회논문지SC
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• 제43권4호
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• pp.53-59
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• 2006

본 논문에서는 새로운 정밀 계측기용 전파 정류 회로를 제안하고 설계하여, 칩으로 구현 후 검증한 것에 대해 기술하였다. 기존의 회로는 회로가 복잡하고, 신호의 출력범위가 공통모드 (VDD/2) 전압부터 제한된 크기의 출력 전압 까지만 동작하는 문제점이 있었다. 제안된 회로에서는 2개의 2x1 먹스, 1개의 차동 차이 증폭기, 1개의 고속비교기를 이용하여 간단하게 구현하였다. 특히 하나의 차동 차이 증폭기를 이용하여 입력된 신호를 접지(Ground) 레벨로 낮추는 기능과 2배 증폭 기능을 동시에 수행하게 함으로서 신호 전압 전 영역 (Vss 부터 전원 전압 VDD 까지)으로 동작하도록 설계하였다. 기존의 회로에 비해 50% 이상의 하드웨어 면적과 소모전력 감소 효과를 얻었다. 제안된 전파정류회로는 0.35 um 1-poly 2-metal 표준 CMOS 공정을 이용하여 구현하여 검증하였다. 칩 면적은 $150um{\times}450um$ 이며 전력 소모는 3.3V 전원 전압에서 840uW이다

• 수산해양기술연구
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• 제31권2호
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• pp.190-198
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• 1995

전원을 단락시킴이 없는 SCR이중 브리지 트리거 방식을 고안하여, 정역전이 가능한 SCR 서보증폭기로 구성하여 본 결과 다음과 같은 결론을 내릴 수 있었다. I. 출력전압의 부호를 변경시킬 때 현재의 전언부호가 반전될 때까지 도통 상태를 유지시키다가, 전원부호가 반전된 이후 적절한 SCR을 도통 시킴으로서 크리거 실패가 없게 되어, 전원을 단락시키지 않게 되고 SCR의 소손을 막을 수 있었다. II. -에서 약 30Hz 부근까지는 60Hz의 전원으로서 원하는 출력을 표현할 수 있었는데, 이는 대형 직류 전동기의 동특성을 충분히 확보할 수 있는 값이다. III. 유도성 부하의 경우라도 이미 도통된 SCR을 통하여 유동성부하L에 저장될 수 있는 에너지의 총량은 전원의 반주기 시간과 전원이 파고치값 한계내이므로, 다음 반주기동안 부호만 반전된 전원 전압과 동일한 반주기의 시간이 존재하므로, 에너지 보존의 법칙에 의해 반드시 다음 반주기 안에 현재도통된 SCR은 소호되게 되므로 트리거실패는 존재하지 않는다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.21-27
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• 2004

본 논문에서는 60 GHz 무선 LAN(wireless local area network) 응용을 위해 0.1 ㎛ Γ-gate pseudomorphic high electron mobility transistor(PHEMT)를 이용하여 V-band용 millimeter-wave monolithic integrated circuit(MIMIC) 저잡음 증폭기를 설계 및 제작하였다. 본 연구에서 개발한 PHEMT의 DC 특성으로 드레인 포화 전류 밀도(Idss)는 450 mA/mm, 최대 전달컨덕턴스(gm, max)는 363.6 mS/mm를 얻었으며, RF 특성으로 전류이득 차단주파수(fT)는 113 GHz, 최대 공진 주파수(fmax)는 180 GHz의 성능을 나타내었다. V-band MIMIC 저잡음 증폭기의 개발을 위해 PHEMT의 비선형 모델과 CPW 라이브러리를 구축하였으며, 이를 이용하여 V-band MIMIC 저잡음 증폭기를 설계하였다. 설계된 V-band MIMIC 저잡음 증폭기는 본 연구에서 개발된 PHEMT 기반의 MIMIC 공정을 이용해 제작되었으며, V-band MIMIC 저잡음 증폭기의 측정결과, 60 GHz에서 S21이득은 21.3 dB, 입력반사계수는 -10.6 dB 그리고 62.5 GHz에서 출력반사계수는 -29.7 dB의 특성을 나타내었다. V-band MIMIC 저잡음 증폭기의 잡음지수 측정결과, 60 GHz에서 4.23 dB의 특성을 나타내었다.

• 한국전자파학회논문지
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• 제18권2호
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• pp.183-190
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• 2007

본 논문은 Cartesian 피드백 방법을 이용하여 전력 증폭기의 선형성을 개선한 860 MHz 대역의 송신기의 설계에 관한 것이다. 피드백 루프를 통하여 발생하는 이득 및 위상의 불일치와 DC offset에 의한 영향을 제거하기 위하여 ADS simulation을 이용하여 특성 변화를 예측하였다. 제작된 Cartesian 피드백 송신기는 출력 전력 43 dBm에서 -54 dBc의 IMD3 특성을 나타내었으며, 이는 선형화 전과 비교하여 22.4 dB의 선형성 개선 효과가 있음을 의미한다. 따라서 본 논문에서 제작한 Cartesian 피드백 송신기를 이용하여 협-대역 전송시스템에 적용할 수 있음을 확인하였다.

• 한국통신학회논문지
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• 제22권12호
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• pp.2674-2685
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• 1997

본 논문에서는 국내향 800MHz CDMA 와 PCS(CDMA 방식)에서 동시에 사용될 수 있는 이동통신 전화기의 핵심부품인 이중대역 전력증폭기 모듈에 대한 연구를 기술하였다. CDMA 방식의 전화기가 갖는 사용빈도가 가장 높은 출력(1O-15dBm)이 선형영역인점을 고려하여 종단전력증폭용 GaAs FET의 DC 동작점을 B급으로 제한하므로서 배터리 사용시간을 연장하였다. 따라서 낮은 동작점에서도 우수한 선형성을 가진 2개의 Plastic GaAS FET로서 모듈을 구현하였고 입출력단에 주파수 분리회로를 설계하여 2개의 주파수 대역을 사용할수 있게 하였다. 모듈의 소형화를 위해 다층기판을 사용하였으며 협소한 전송선로간의 전자기결합과 가판 각 층간의 via hole 등은 전자기 해석을 통해 회로 설계에 반영하였다. 모듈 전체 크기는 O.96CC($22{\times}14.5{\times}3mm^3$) 이고 출력 10~l5dBm에서 모듈 총전류는 130mA이다. 선형특성은 출력 28dBm(CDMA, 800MHz)와 23.5dBm(PCS)에서 IS-95에서 규정하는 ACPR(Adjacent Channel Power Rejection)보다 2-3dB 여유도를 가진다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.1-6
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• 2008

본 논문에서는 밀리미터파 대역에서 광대역 특성을 갖는 MHEMT (Metamorphic High Electron Mobility Transistor) cascode 증폭기를 설계 및 제작하였다. Cascode 증폭기 제작을 위해 먼저 $0.1{\mu}m$ InGaAs/InAlAs/GaAs MHEMT를 설계 및 제작하였다. 제작된 MHEMT는 드레인 전류 밀도가 670 mA/mm이고, 최대 전달컨덕턴스(gm)는 688 mS/mm이며, 주파수 특성으로 전류이득 차단 주파수($f_T$)는 139 GHz, 최대 공진 주파수($f_{max}$)는 266 GHz의 특성을 나타내었다. 설계된 cascode 증폭기는 회로의 발진을 막기 위해서 저항과 캐패시터를 commom gate 소자의 드레인이 병렬로 연결하였다. Cascode 증폭기는 CPW (Coplanar Waveguide) 전송선로를 이용하여 광대역 특성을 얻을 수 있도록 정합회로를 설계하였다. 설계된 증폭기는 본 실험실에서 개발된 MHEMT MMIC 공정을 이용해 제작되었다. 제작된 cascode 증폭기의 측정결과, 3 dB 대역폭이 20.76$\sim$71.13 GHz로 50.37 GHz의 넓은 대역 특성을 얻었으며, 대역내에서 평균 7.07 dB 및 30 GHz에서 최대 10.3 dB의 S21 이득 특성을 나타내었다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2003년도 춘계전력전자학술대회 논문집(1)
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• pp.260-263
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• 2003

When ICP(Inductive Coupled Plasma type etching and wafer manufacturing is being processed in semiconductor process, a noxious gas in PFC and CFC system is generated. Gas cleaning dry scrubber is to remove this noxious gas. This paper describes a power source device, 2MHz switching frequency class 2kW RF Generator, used as a main power source of the gas cleaning dry scrubber. The power stage of DC/DC converter is consist of full bridge type converter with 100kHz switching frequency Power amplifier is push pull type inverter with 2MHz switching frequency, and transmission line transformer. The adequacy of the circuit type and the reliability of generating plasma in various load conditions are verified through 50$\Omega$ dummy load and chamber experiments result.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.305-308
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• 2002

An 1.8V 6bit IGSPS ADC for high speed data acquisition is discussed in this paper. This ADC is based on a flash ADC architecture because the flash ADC is the only practical architecture at conversion rates of IGSPS and beyond. A straightforward 6bit full flash A/D converter consists of two resistive ladders with 63 laps, 63 comparators and digital blocks. One important source of errors in flash A/D converter is caused by the capacitive feedthrough of the high frequency input signal to the resistive reference-lauder. Consequently. the voltage at each tap of the ladder network can change its nominal DC value. This means large transistors have a large parasitic capacitance. Therefore, a dual resistive ladder with capacitor is employed to fix the DC value. Each resistive ladder generates 32 clean reference voltages which alternates with each other. And a two-stage amplifier is also used to reduce the effect of the capacitive feedthrough by minimizing the size of MOS connected to reference voltage. The proposed ADC is based on 0.18${\mu}{\textrm}{m}$ 1-poly 6-metal n-well CMOS technology, and it consumes 307㎽ at 1.8V power supply.