• Title/Summary/Keyword: DC 오프셋

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The Effects of DC Offset on the Performance of Direct-Conversion Mobile Receiver in WCDMA System (WCDMA 시스템 직접변환 단말기 수신기에서 DC 오프셋에 의한 성능영향)

  • 이일규
    • The Journal of Korean Institute of Electromagnetic Engineering and Science
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    • v.15 no.7
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    • pp.730-735
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    • 2004
  • This paper describes what brings about DC offset and the impact or the DC offset on the performance or direct-conversion mobile receiver in WCDMA system. The performance degradation of $E_{b}/N_{o}$ due to the DC offset is presented through simulation result. Direct-conversion RF Transceiver which has the function of DC offset control is implemented and then applied to the WCDMA test-bed for the performance evaluation. The receiver performance degradation of $E_{c}/I_{o}$ is evaluated and analyzed by varying DC offset value. The practical test showed the minimum requirement of DC offset value to meet system performance.

DC Offset Adjusted Inter Prediction Algorithm for Improving H.264/AVC Video Coding Efficiency (H.264/AVC 동영상 압축율 향상을 위한 DC 오프셋 보정에 기반한 인터 예측 알고리즘)

  • Yoon, Dae-Il;Kim, Hae-Kwang
    • Journal of Broadcast Engineering
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    • v.16 no.5
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    • pp.793-796
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    • 2011
  • H.264/AVC compresses video data by applying DCT transform, quantization and entropy coding processes to the residual signal obtained by inter/intra prediction. This paper proposes a method enhancing an existing DC offset adjustment technology which uses information of neighboring blocks to reduce residual information for improving coding efficiency. DC offset information is not sent over bitstreams, but calculated in the same way both in the decoder and in the encoder. Experimental results show that the proposed method enhances coding efficiency by 0.25% in average BD-Rate compared to H.264/AVC and gives better or worse coding efficiency compared to the existing DC offset method depending on video sequences with coding efficiency degradation by 0.09% in average BD-Rate. This experimental results also show that further coding efficiency improvement is possible by applying the proposed method adaptively to slice or macroblock coding units.

Adaptive Threshold Detection Using Expectation-Maximization Algorithm for Multi-Level Holographic Data Storage (멀티레벨 홀로그래픽 저장장치를 위한 적응 EM 알고리즘)

  • Kim, Jinyoung;Lee, Jaejin
    • The Journal of Korean Institute of Communications and Information Sciences
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    • v.37A no.10
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    • pp.809-814
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    • 2012
  • We propose an adaptive threshold detector algorithm for multi-level holographic data storage based on the expectation-maximization (EM) method. In this paper, the signal intensities that are passed through the four-level holographic channel are modeled as a four Gaussian mixture with unknown DC offsets and the threshold levels are estimated based on the maximum likelihood criterion. We compare the bit error rate (BER) performance of the proposed algorithm with the non-adaptive threshold detection algorithm for various levels of DC offset and misalignments. Our proposed algorithm shows consistently acceptable performance when the DC offset variance is fixed or the misalignments are lower than 20%. When the DC offset varies with each page, the BER of the proposed method is acceptable when the misalignments are lower than 10% and DC offset variance is 0.001.

Wide-Range ZVS Asymmetric Half-Bridge Converter with Small DC Offset Current (넓은 영전압 스위칭 범위와 작은 DC 오프셋 전류를 가지는 비대칭 하프-브릿지 컨버터)

  • Park, Moo-Hyun;Yeon, Cheol-O;Choi, Jae-Won;Moon, Gun-Woo
    • Proceedings of the KIPE Conference
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    • 2016.07a
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    • pp.137-138
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    • 2016
  • 본 논문에서는 넓은 영전압 스위칭 범위와 작은 DC 오프셋 전류를 가지는 비대칭 하프-브릿지 컨버터를 제안한다. 기존의 비대칭 하프-브릿지 컨버터는 설계 시 홀드업 시간 만족을 위하여 정상 상태에서 극심한 비대칭 동작을 하게 된다. 이는 변압기의 큰 DC 오프셋 전류, 비대칭 전류 스트레스 등의 문제를 야기하며 이로 인하여 전반적인 변환 효율이 감소하게 된다. 이러한 문제점들을 해결하기 위하여, 제안하는 컨버터는 정상 상태에서 비대칭 동작을 최소화하고 낮은 입력전압에서 추가 스위치를 동작시킴으로써 커뮤테이션 구간을 줄여 전압이득을 높인다. 또한 추가 인덕턴스를 사용하여 영전압 스위칭 에너지를 키우고 추가 스위치의 내부 바디 다이오드를 이용하여 2차측 정류단의 전압 스트레스를 줄인다. 이를 통하여 높은 효율을 가지면서 작은 DC 오프셋 전류를 가지는 비대칭 하프-브릿지 컨버터를 제안하였으며, 500W의 프로토타입 컨버터를 제작하고 실험을 통해 이를 검증하였다.

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Unified DC Offset Cancellation and I/Q Regeneration with Carrier Phase Recovery in Five-Port Junction based Direct Receivers (Five-port 접합을 이용한 RF 수신기를 위한 동시 DC 오프셋 제거와 I/Q 신호 재생 알고리즘)

  • Park, Hyung-Chul;Lim, Hyung-Sun;Yu, Jong-Won
    • Journal of the Institute of Electronics Engineers of Korea TC
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    • v.44 no.6 s.360
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    • pp.64-70
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    • 2007
  • This paper presents a novel unified DC offset cancellation and I/Q regeneration for five-port junction based direct receivers. It utilizes the symmetry characteristics of the single-frequency continuous-wave (CW) signal, making it possible that the proposed method can be used regardless of carrier phase offset. The proposed method eliminates the additional DC offset cancellation and reduces the I/Q regeneration parameter estimation time. Since the proposed method employs a single-frequency CW signal independent of the modulation scheme, five-port junction based direct receivers can be used for the demodulation of orthogonal frequency-division multiplexing and continuous phase modulation as well as phase shift-keying.

Design of Low-Power Programmable Gain Amplifier with DC-offset Cancellation (직류 오프셋 제거 기능을 가진 저 전력 PGA 설계)

  • Kim, Cheol-Hwan;Seong, Myeong-U;Choi, Seong-Kyu;Choi, Geun-Ho;Kim, Shin-Gon;Han, Ki-Jung;Rastegar, Habib;Ryu, Jee-Youl;Noh, Seok-Ho
    • Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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    • 2014.10a
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    • pp.299-301
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    • 2014
  • 본 논문에서는 직류 오프셋 (DC-offset) 제거 기능을 가진 저 전력 자동 이득 조절 증폭기 (PGA, Programmable Gain Amplifier)를 제안한다. 이러한 회로는 직류 오프셋 문제점을 해결하기 위해 기존의 gm-boosting 증폭기를 변형한 디지털 이득 제어 방식으로 설계되어 있기 때문에 우수한 선형성을 가진다. 또한 특수 목적에 맞도록 그 이득을 6dB에서 60dB까지 7단계로 조절 가능하며, 밀러효과를 이용한 AC-coupling 방식으로 큰 값의 유동적인 커패시터와 저항을 구현하여 직류 오프셋을 제거한다. 제안한 PGA는 기존 회로에 비해 0.2dB 보다 작은 이득오차와 0.47mW의 낮은 소비전력 특성을 보였다.

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Compensation of Unbalanced Capacitor Voltage for Four-switch Three-phase Inverter Using DC Offset Current Injection (DC 오프셋 전류 주입에 의한 4-Switch 3-Phase Inverter의 커패시터 전압 불평형 보상)

  • Park, Young-Joo;Son, Sang-Hun;Choy, Ick
    • The Journal of the Korea institute of electronic communication sciences
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    • v.10 no.3
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    • pp.365-373
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    • 2015
  • The performance of 4-switch 3-phase inverter(FSTPI) is mainly affected by the unbalanced voltages between two capacitors which replace two switches of conventional 6-switch 3-phase inverter(SSTPI). This paper proposes a DC offset current injection method to compensate the capacitor voltage unbalance for FSTPI. A simplified SVPWM method which can be applied to FSTPI is also proposed. The validity of the proposed methods is verified by computer simulation.

다중 전원을 이용한 듀얼 랑뮤어 프루브 시스템을 통한 플라즈마 진단

  • Kim, Hyeok;Lee, U-Hyeon;Hwang, Gi-Ung
    • Proceedings of the Korean Vacuum Society Conference
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    • 2011.02a
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    • pp.214-215
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    • 2011
  • RF 플라즈마의 경우 일반적인 싱글 랑뮤어 프루브를 사용하여 I-V 파형을 구하는 경우에, 우리는 시평균한 값만을 구할 수 있다. 일반적인 플라즈마 반응 챔버의 구조상, 양 전극의 크기가 다르기 때문에, 시간에 따라 진동하는 플라즈마 포텐셜의 형태는 정확한 사인파의 형태가 아니다. 그렇기 때문에 플라즈마 포텐셜에 따라서 진동하는 데이터를 시평균한 값에는 DC 오프셋 성분이 나타난다. 이러한 DC 오프셋값은 랑뮤어 프루브를 통한 플라즈마 포텐셜 측정시에 오차로 나타난다. 우리는 DC 오프셋에 의한 에러값을 보정하기 위해 멀티 프루브를 사용할 수 있다. 가장 흔하게 쓰이는 듀얼 랑뮤어 프루브의 경우를 살펴보면, 내부의 전원이 플로팅되어 있으며 전압인가를 위한 회로 또한 접지에서 절연되어 있기 때문에, 플라즈마 포텐셜이 시간에 따라 흔들려도 전체적인 전위가 플라즈마 포텐셜과 함께 움직이기 때문에, 앞에서 말한 DC 오프셋에 의한 오차를 줄일 수있다는 장점이 있다. 그러나, 이를 위하여는 회로의 절대적인 플로팅이 필요하지만 실제 듀얼 랑뮤어 프루브의 전원 회로를 구현시에는, 트랜스포머 등을 사용하여 회로를 절연시켜도 회로에 기생적으로 발생하는 콘덴서 성분 때문에 플로팅에 영향을 받을 수 있다. 또한 양극과 음극 사이의 내부 임피던스가 다르게 나타난다. 실제로 기존의 듀얼 랑뮤어를 가지고 RF 플라즈마를 측정할 때에, 듀얼 랑뮤어 프루브의 두 팁 간에 서로 다른 전압-전류 파형이 나타나곤 한다. 이러한 두 팁간의 전압-전류 파형의 차이는 두 팁이 물리적으로 완전히 동일한 구조를 가질 수 없기 때문에 발생 하기도 하지만, 위에서 밝힌 원인에 의해서도 발생한다. 이로 인하여 듀얼 랑뮤어 프루브에 의한 I-V 파형은 이론 상 원점을 대칭으로 한 기함수의 형태이어야 하는데, 실제 측정 결과를 보면 이러한 대칭 형태의 모양을 보기 힘들다. 우리는 이에 이를 보정하기 위하여 위상이 180도 차이가 나는 두 개의 삼각파 발생 전원을 각각 듀얼 랑뮤어 프루브의 양 팁에 인가하여 두 팁 간의 내부 저항과 기생 임피던스 등을 일치시킨 프루브를 디자인하였으며 이 프루브를 이용한 실험에서, 비교적 완벽하게 원점에 대하여 대칭하는 I-V 커브를 구할 수 있었다. 이에 이 논문에서는 새로운 회로와 이 회로로 이루어진 듀얼 랑뮤어 프루브를 사용하여 플라즈마를 진단하는 방법에 대하여 기술한다.

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A 12b 10MS/s CMOS Pipelined ADC Using a Reference Scaling Technique (기준 전압 스케일링을 이용한 12비트 10MS/s CMOS 파이프라인 ADC)

  • Ahn, Gil-Cho
    • Journal of the Institute of Electronics Engineers of Korea SD
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    • v.46 no.11
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    • pp.16-23
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    • 2009
  • A 12b 10MS/s pipelined ADC with low DC gain amplifiers is presented. The pipelined ADC using a reference scaling technique is proposed to compensate the gain error in MDACs due to a low DC gain amplifier. To minimize the performance degradation of the ADC due to amplifier offset, the proposed offset trimming circuit is employed m the first-stage MDAC amplifier. Additional reset switches are used in all MDACs to reduce the memory effect caused by the low DC gain amplifier. The measured differential and integral non-linearities of the prototype ADC with 45dB DC gain amplifiers are less than 0.7LSB and 3.1LSB, respectively. The prototype ADC is fabricated in a $0.35{\mu}m$ CMOS process and achieves 62dB SNDR and 72dB SFDR with 2.4V supply and 10MHz sampling frequency while consuming 19mW power.