• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.2
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• pp.1300-1303
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• 2004

Copper는 낮은 저항률과 높은 Electromigration 저항 때문에 반도체 소자에 배선 재료로 사용된다. CMP 공정을 이용 하여 Cu wafer의 여러 가지 특성을 파악하기에는 wafer의 소모량이 많고 고가가의 비용이 예상 되므로, 본 논문에서는 비용절감을 위하여 wafer를 Disc로 대체 하고자 실험을 진행 하였고 Cu wafer와 Disc의 비료 방법은 우선 PM-5 (Genitech. co) 장비를 이용하여 removal rate의 차이점을 알 아 보았으며, 서로의 etch rate을 reomval rate과 비교하였다. EG&G 273A를 통하여 Cu wafer와 disc의 corrosion potential과 $R_p$ (Polarization resistance)값을 서로 비교 하였다. 이 논문에서는 이러한 것들을 서로 비교 하여, Cu wafer와 disc에서의 상관관계를 알고자 하였으며, 만약에 Cu wafer와 disc의 특성이 비슷하다면, Cu wafer 대신에 disc를 이용 하여 실험하여도 되는지에 관하여 조사 하였다.

• 마이크로전자및패키징학회지
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• 제20권4호
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• pp.81-85
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• 2013

웨이퍼 적층 기술은 반도체 전 후 공정을 이용한 효과적인 방법으로 향후 3D 적층 시스템의 주도적인 발전방향이라고 할 수 있다. 웨이퍼 레벨 3D 적층 시스템을 제조하기 위해서는 TSV (Through Si Via), 웨이퍼 본딩, 그리고 웨이퍼 thinning의 단위공정 개발 및 웨이퍼 warpage, 열적 기계적 신뢰성, 전력전달, 등 시스템적인 요소에 대한 연구개발이 동시에 진행되어야 한다. 본 연구에서는 웨이퍼 본딩에 가장 중요한 역할을 하는 Cu CMP (chemical mechanical polishing) 공정에 대한 특성 분석을 진행하였다. 8인치 Si 웨이퍼에 다마신 공정으로 Cu 범프 웨이퍼를 제작하였고, Cu CMP 공정과 oxide CMP 공정을 이용하여 본딩 층 평탄화에 미치는 영향을 살펴보았다. CMP 공정 후 Cu dishing은 약 $180{\AA}$이었고, 웨이퍼 표면부터 Cu 범프 표면까지의 최종 높이는 약 $2000{\AA}$이었다.

• 마이크로전자및패키징학회지
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• 제19권2호
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• pp.29-33
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• 2012

The demand for 3D wafer level integration has been increasing significantly. Although many technical challenges of wafer stacking are still remaining, wafer stacking is a key technology for 3D integration due to a high volume manufacturing, smaller package size, low cost, and no need for known good die. Among several new process techniques Cu-to-Cu wafer bonding is the key process to be optimized for the high density and high performance IC manufacturing. In this study two main challenges for Cu-to-Cu wafer bonding were evaluated: misalignment and bond quality of bonded wafers. It is demonstrated that the misalignment in a bonded wafer was mainly due to a physical movement of spacer removal step and the bond quality was significantly dependent on Cu bump dishing and oxide erosion by Cu CMP.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.2
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• pp.1292-1295
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• 2004

본 연구는 Cu CMP공정 중 알루미나 연마입자의 wafer 표면에서의 점착과 오염을 AFM (Atomic Force Microscopy)을 사용하여 슬러리내에서 점착력 측정과 실제 연마 후 wafer 표면의 오염을 실험적으로 비교 평가하였다. 연마입자의 adhesionn force 측정에 있어서도 역시 wafer들의 zetapotential 결과와 잘 일치하였으며, 모든 wafer 종류에 관계없이, 산성 영역에서 염기성영역의 슬러리가 적용됨에 따라 adhesion force가 작아짐을 확인할 수 있었다. 특히 FSG wafer의 zetapotential 결과는 비록 산성 분위기에서는 양성 전하값을 나타내었으나, 염기성 분위기의 pH에서는 급격하게 음성 전하값을 나타내었고, 이는 adhesionn force결과와 FESEM 결과와 잘 일치하였다.

• Bulletin of the Korean Chemical Society
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• 제32권7호
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• pp.2227-2232
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• 2011

The new metrology, Advanced Poly-silicon Ultra-Trace Profiling (APUTP), was developed for measuring bulk Cu and Ni in heavily boron-doped silicon wafers. A Ni recovery yield of 98.8% and a Cu recovery yield of 96.0% were achieved by optimizing the vapor phase etching and the wafer surface scanning conditions, following capture of Cu and Ni by the poly-silicon layer. A lower limit of detection (LOD) than previous techniques could be achieved using the mixture vapor etching method. This method can be used to indicate the amount of Cu and Ni resulting from bulk contamination in heavily boron-doped silicon wafers during wafer manufacturing. It was found that a higher degree of bulk Ni contamination arose during alkaline etching of heavily boron-doped silicon wafers compared with lightly boron-doped silicon wafers. In addition, it was proven that bulk Cu contamination was easily introduced in the heavily boron-doped silicon wafer by polishing the wafer with a slurry containing Cu in the presence of amine additives.

• 마이크로전자및패키징학회지
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• 제19권3호
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• pp.37-41
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• 2012

Cu 본딩을 이용한 웨이퍼 레벨 적층 기술은 고밀도 DRAM 이나 고성능 Logic 소자 적층 또는 이종소자 적층의 핵심 기술로 매우 중요시 되고 있다. Cu 본딩 공정을 최적화하기 위해서는 Cu chemical mechanical polishing(CMP)공정 개발이 필수적이며, 본딩층 평탄화를 위한 중요한 핵심 기술이라 하겠다. 특히 Logic 소자 응용에서는 ultra low-k 유전체와 호환성이 좋은 Ti barrier를 선호하는데, Ti barrier는 전기화학적으로 Cu CMP 슬러리에 영향을 받는 경우가 많다. 본 연구에서는 웨이퍼 레벨 Cu 본딩 기술을 위한 Ti/Cu 배선 구조의 Cu CMP 공정 기술을 연구하였다. 다마싱(damascene) 공정으로 Cu CMP 웨이퍼 시편을 제작하였고, 두 종류의 슬러리를 비교 분석 하였다. Cu 연마율(removal rate)과 슬러리에 대한 $SiO_2$와 Ti barrier의 선택비(selectivity)를 측정하였으며, 라인 폭과 금속 패턴 밀도에 대한 Cu dishing과 oxide erosion을 평가하였다.

• 마이크로전자및패키징학회지
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• 제21권4호
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• pp.91-96
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• 2014

TSV기술은 실리콘 칩에 관통 홀(through silicon via)을 형성하고, 비아 내부에 전도성 금속으로 채워 수직으로 쌓아 올려 칩의 집적도를 향상시키는 3차원 패키징 기술로서, 와이어 본딩(wire bonding)방식으로 접속하는 기존의 방식에 비해 배선의 거리를 크게 단축시킬 수 있다. 이를 통해 빠른 처리 속도, 낮은 소비전력, 높은 소자밀도를 얻을 수 있다. 본 연구에서는 웨이퍼 레벨에서의 TSV 충전 경향을 조사하기 위하여, 실리콘의 칩 레벨에서부터 4" 웨이퍼까지 전해 도금법을 이용하여 Cu를 충전하였다. Cu 충전을 위한 도금액은 CuSO4 5H2O, H2SO4 와 소량의 첨가제로 구성하였다. 양극은 Pt를 사용하였으며, 음극은 $0.5{\times}0.5 cm^2{\sim}5{\times}5cm^2$ 실리콘 칩과 4" 실리콘 wafer를 사용하였다. 실험 결과, $0.5{\times}0.5cm^2$ 실리콘 칩을 이용하여 양극과 음극과의 거리에 따라 충전률을 비교하여 전극간 거리가 4 cm일 때 충전률이 가장 양호하였다. $5{\times}5cm^2$ 실리콘 칩의 경우, 전류 공급위치로부터 0~0.5 cm 거리에 위치한 TSV의 경우 100%의 Cu충전률을 보였고, 4.5~5 cm 거리에 위치한 TSV의 경우 충전률이 약 95%로 비아의 입구 부분이 완전히 충전되지 않는 경향을 보였다. 전극에서 멀리 떨어져있는 TSV에서 Cu 충전률이 감소하였으며, 안정된 충전을 위하여 전류를 인가하는 시간을 2 hrs에서 2.5 hrs로 증가시켜 4" 웨이퍼에서 양호한 TSV 충전을 할 수 있었다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2005년도 춘계학술대회 논문집
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• pp.434-437
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• 2005

Chemical Mechanical Polishing (CMP) has become an essential step in the overall semiconductor wafer fabrication technology. In general, CMP is a surface planarization method in which a silicon wafer is rotated against a polishing pad in the presence of slurry under pressure. The polishing pad, generally a polyurethane-based material, consists of polymeric foam cell walls, which aid in removal of the reaction products at the wafer interface. It has been found that the material removal rate of any polishing pad decreases due to the so-called 'pad glazing' after several wafer lots have been processed. Therefore, the pad restoration and conditioning has become essential in CMP processes to keep the urethane polishing pad at the proper friction coefficient and to allow effective slurry transport to the wafer surface. Diamond pad conditioner employs a single layer of brazed bonded diamond crystals. Due to the corrosive nature of the polishing slurry required in low pH metal CMP such as copper, it is essential to minimize the possibility of chemical interaction between very low pH slurry (pH <2) and the bond alloy. In this paper, we report an exceptional protective coated conditioner for in-situ pad conditioning in low pH Cu CMP process. The protective Cr-coated conditioner has been tested in slurry with pH levels as low as 1.5 without bond degradation.

• 마이크로전자및패키징학회지
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• 제21권4호
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• pp.63-68
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• 2014

For a nanoscale Cu/low-k wafer, inter-layer dielectric (ILD) and metal layers peelings, cracks, chipping, and delamination are the most common dicing defects by traditional diamond blade saw process. Sidewall void in sawing street is one of the key factors to bring about cracks and chipping. The aim of this research is to evaluate laser grooving & mechanical sawing parameters to eliminate sidewall void and avoid top-side chipping as well as peeling. An ultra-fast pico-second (ps) laser is applied to groove/singulate the 28-nanometer node wafer with Cu/low-k dielectric. A series of comprehensive parametric study on the recipes of input laser power, repetition rate, grooving speed, defocus amount and street index has been conducted to improve the quality of dicing process. The effects of the laser kerf geometry, grooving edge quality and defects are evaluated by using scanning electron microscopy (SEM) and focused ion beam (FIB). Experimental results have shown that the laser grooving technique is capable to improve the quality and yield issues on Cu/low-k wafer dicing process.

• E2M - 전기 전자와 첨단 소재
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• 제9권7호
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• pp.727-732
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• 1996

In the present paper, the Cu films 4.mu.m thick were deposited by RF magnetron sputtering method on Si wafer. The Cu films deposited at a condition of 100W, 10mtorr exhibited a low electrical resistivity of 2.3.mu..ohm..cm and densed microstructure, poor adhesion. The Cu films grown by 200W, 20mtorr showed a good adhesion property and higher electrical resistivity of 7.mu..ohm..cm because of porous columnar microstructure. Therefore, The Cu films were deposited by double layer deposition method using RF magnetron sputtering on Si wafer. The dependence of the electrical resistivity, adhesion, and reflectance in the CU films [C $U_{4-d}$(low resistivity) / C $U_{d}$(high adhesion) / Si-wafer] on the thickness of d has been investigated. The films formed with this deposition methods had the low electrical resistivity of about 2.6.mu..ohm..cm and high adhesion of about 700g/cm.m.m.