• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2012년도 추계총회 및 학술대회 논문집
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• pp.136-136
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• 2012

Cu 박막이 pyrophosphate baths로부터 전기도금공정에 의해 제조되었으며, 전류밀도 및 도금온도가 Cu 박막의 특성에 미치는 영향을 조사하였다. 전류 밀도 및 도금온도 모두 전류효율, 잔류응력, 표면형상, 미세조직에 상당한 영향을 미쳤음을 알 수 있었다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2002년도 추계기술심포지움논문집
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• pp.7-12
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• 2002

반도체 공정에서 구리(Cu) 배선의 미세구조와 신뢰성에 대해 연구하였는데, 특히 CVD Cu와 전기도금 Cu를 사용하여 신뢰성에 대한 texture와 결정 구조의 영향을 연구하였다 CVD Cu의 경우 여러 가지 시드층(seed layer)을 사용함으로서, 결정입자의 크기는 비슷하지만 texture가 전혀 다른 Cu 박막을 얻을 수 있었는데, 신뢰성 검사결과 (111) texture를 가진 Cu 배선의 수명이 (200) texture를 가진 Cu 배선의 수명보다 약 4배 가량 길게 나왔다. 전기도금 Cu 박막의 경우 항상 (111) texture를 갖고 있었으며 결정립의 크기도 CVD Cu의 것보다 더 컸다. Damascene 공법으로 회로 형성한 Cu 배선의 경우에도 전기도금 Cu의 결정립 크기가 CVD Cu의 것보다 더 크게 나타났으며, 신뢰성 검사결과 배선의 수명도 더 길게 나타났는데 그 차이는 0.4 $\mu\textrm{m}$ 이하의 미세선폭 영역에서 더욱 현저했다. 따라서 전기도금 Cu가 CVD Cu보다 신뢰성 측면에서 더 우수한 것으로 판명되었다.

• 전기화학회지
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• 제16권1호
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• pp.19-29
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• 2013

피로인산구리용액에서 전기도금공정을 이용하여 상온과 $55^{\circ}C$에서 각각 제조된 Cu박막의 특성에 미치는 전류밀도, 도금용액 온도, pH의 영향에 대한 연구를 수행하였다. 전류효율은 전류밀도가 증가함에 따라 감소하였으나, 도금용액의 온도가 증가함에 따라 증가하는 경향을 나타내었다. 그러나 pH 는 전류효율에 거의 영향을 미치지는 않았으며, 상온과 $55^{\circ}C$에서 모두 90% 이상으로 측정되었다. 상온에서 전기도금 된 Cu 박막의 잔류응력은 전류밀도의 증가에 따라 감소하며, 60 $mA/cm^2$ 이상에서는 거의 0에 근접하였다. $55^{\circ}C$에서 전기도금 된 Cu 박막은 0~40 MPa의 잔류응력을 나타내었다. 상온에서 도금하는 경우 수지상 표면 형상이 30 $mA/cm^2$ 이상의 전류밀도로부터 관찰되었고, $55^{\circ}C$에서는 100 $mA/cm^2$ 이상의 전류밀도부터 관찰되었다. 상온과 $55^{\circ}C$의 도금용액으로부터 전기도금 된 Cu 박막은 거의 (111) 피크들로 구성되어 있다. 특히 $55^{\circ}C$, 30 $mA/cm^2$에서 전기도금 된 Cu 박막의 경우 (111) 피크의 강한 우선방향을 나타내었다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2008년도 추계학술대회 초록집
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• pp.99-100
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• 2008

전기도금 방법은 많은 장점(낮은 증착온도, 두께 조절용이, 낮은 제조비용, 빠른 증착속도, 복잡한 형상의 물체 증착 가능 등)을 가지고 있으며 현재 FPCB의 소재인 FCCL을 제조 하는데 핵심 공정으로 많이 사용되고 있다. Sulfate 및 Pyrophosphate 용액으로부터 Cu 박막/후막을 제조 하였으며 공정 변수가 최종 도금된 Cu 박막/후막에 미치는 영향을 고찰하였다.

• 마이크로전자및패키징학회지
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• 제14권4호
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• pp.63-69
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• 2007

Cu 비아를 이용한 MEMS 센서의 스택 패키지용 interconnection 공정을 연구하였다. Ag 페이스트 막을 유리기판에 형성하고 관통 비아 홀이 형성된 Si 기판을 접착시켜 Ag 페이스트 막을 Cu 비아 형성용 전기도금 씨앗층으로 사용하였다. Ag 전기도금 씨앗층에 직류전류 모드로 $20mA/cm^2$와 $30mA/cm^2$의 전류밀도를 인가하여 Cu 비아 filling을 함으로써 직경 $200{\mu}m$, 깊이 $350{\mu}m$인 도금결함이 없는 Cu 비아를 형성하는 것이 가능하였다. Cu 비아가 형성된 Si 기판에 Ti/Cu/Ti metallization 및 배선라인 형성공정, Au 패드 도금공정, Sn 솔더범프 전기도금 및 리플로우 공정을 순차적으로 진행함으로써 Cu 비아를 이용한 MEMS 센서의 스택 패키지용 interconnection 공정을 이룰 수 있었다.

• 전기화학회지
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• 제3권2호
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• pp.121-126
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• 2000

[ $AB_5$ ] 수소저장합금인 $LaNi_5$, 합금분말에 Ni 및 Cu 무전해 도금의 영향을 전기 화학적 실험을 통하여 고찰하였다. 전기 화학적 실험은 정전류 충$\cdot$방전 실험, 순환전류전위 실험, 교류 임피던스 실험 등을 실시하여 도금하지 않은 $LaNi_5$ 전극과 Ni 및 Cu 무전해 도금한 전극간의 특성을 비교 연구하였다. 현상학적인 분석으로는 SEM을 이용하여 분말상의 미세조직을 관찰하였으며 X-선 회절시험을 실시하였다 무전해 도금을 실시하여 Ni 및 Cu박막이 피복된 수소저장 합금은 활성화 특성파 싸이클 수명 등의 특성이 개선되었으며 도금하지 않은 전극에 비하여 반응속도가 증가하였다. 또한 충$\cdot$방전이 반복됨에 따라 전극과 전해질 계면에서의 전하이동저항이 현저하게 감소하였다. 따라서 본 연구에서 실시한 $LaNi_5$, 활물질에 Ni및 Cu 무전해 도금을 실시하면 초기 활성화반응을 촉진시키며 $LaNi_5$활물질이 전해질과의 직접 접촉을 피하게 되어 전극의 수명을 증가시키는 것을 알 수 있었다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2007년도 추계학술발표대회 및
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• pp.142.2-142.2
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• 2007

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2011년도 춘계학술대회 및 Fine pattern PCB 표면 처리 기술 워크샵
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• pp.137-138
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• 2011

구리 이온은 -0.40V (vs. SCE)에서 전기화학적 환원이 일어나는 반면, 니켈 이온은 -1.19V (vs. SCE)에서 전착이 발생한다. 따라서, 단일 도금욕조 내에서 Ni-Cu 합금도금층을 제조하기 위해서는 두 금속 이온종 간의 전위차를 줄여주어야 하는데, 이를 위해 본 연구에서는 $Na_3C_6H_5O_7{\cdot}2H_2O$를 착화제로 사용하였다. 다양한 Ni-Cu 합금 도금층의 조성을 얻기 위하여 기본 도금욕 내 황산니켈과 황산구리의 비율을 10:1로 설정하였다. 도금 공정 조건에 따른 합금 도금층 조성 변화를 관찰하기 위하여 도금액 pH와 교반 속도에 따른 도금층 조성 변화를 분석하였으며, 도금액의 UV-VIS과 도금층의 XRD 와 SEM 측정을 통하여 도금욕과 도금층 간의 상관 관계를 유추하였다. 본 도금액에 사용된 $Na_3C_6H_5O_7{\cdot}2H_2O$ 착화제의 효과는 pH3에서 가장 현저하였으며, pH 변화 및 교반 속도 변화를 이용하여 다양한 합금 조성을 얻을 수 있었다.

• 마이크로전자및패키징학회지
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• 제7권4호
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• pp.23-29
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• 2000

사용되는 metal구분 없이 반도체 공정장비들을 사용함으로써 cross-contamination을 유발시킬 수 있다. 특히, copper(Cu)는 확산이 쉽게 되어 cross-contamination에 의해 수 ppm정도가 wafer에 오염되더라도 트랜지스터의 leakage current발생 요인으로 작용할 수 있기 때문에 Si-IC성능에 치명적인 영향을 미칠 수 있는데, Si-LSI 실험실에서 할 수 있는 공정과 Si-LSI 실험실을 나와 할 수 있는 공정으로 구분하여 최대한 Si-LSI 장비를 공유함으로써 최소한의 장비로 Cu cross-contamination문제를 해결할 수 있다. 즉, 전기도금을 할 때 전극으로 사용되어지는 TiW/Al sputtering, photoresist (PR) coating, solder bump형성을 위한 via형성까지는 Si-LSI 실험실에서 하고, 독립적인 다른 실험실에서 Cu-seed sputtering, solder 전기도금, 전극 etching, reflow공정을 하면 된다. 두꺼운 PR을 얻기 위하여 PR을 수회 도포(multiple coaling) 하고, 유기산 주석과 유기산 연의 비를 정확히 액 조성함으로서 Sn:Pb의 조성비가 6 : 4인 solder bump를 얻을 수 있었다. solder를 도금하기 전에 저속 도금으로 Cu를 도금하여, PR 표면의 Cu/Ti seed층을 via와 PR표면과의 저항 차를 이용하여 PR표면의 Cu-seed를 Cu도금 중에 etching 시킬 수 있다. 이러한 현상을 이용하여 선택적으로 via만 Cu를 도금하고 Ti층을 etching한 후, solder를 도금함으로써 저 비용으로 folder bump 높이가 60 $\mu\textrm{m}$ 이상 높고, 고 균일/고 밀도의 solder bump를 형성시킬 수 있었다.

• 마이크로전자및패키징학회지
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• 제21권4호
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• pp.117-123
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• 2014

써멀비아나 수직 배선으로 사용하기 위한 Cu 관통비아를 열린 비아 hole의 top-down filling 도금공정과 bottom-up filling 도금공정으로 형성 후 미세구조를 관찰하였다. 직류도금전류를 인가하면서 열린 비아 홀 내를 top-down filling 도금하거나 bottom-up filling 도금함으로써 내부기공이 없는 건전한 Cu 관통비아를 형성하는 것이 가능하였다. 열린 비아 홀의 top-down filling 공정에서는 Cu filling 도금 후 시편의 윗면과 밑면에서 과도금된 Cu 층을 제거하기 위한 chemical-mechanical polishing(CMP) 공정이 요구되는데 비해, 열린 비아 홀의 bottom-up filling 공정에서는 과도금된 Cu층을 제거하기 위한 CMP 공정이 시편 윗면에서만 요구되는 장점이 있었다.