• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 제14회 신호처리 합동 학술대회 논문집
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• pp.911-914
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• 2001

본 논문에서는 10Gigabit Ethernet 물리계충 전송 기술로서 IEEE 802.3 Higher Speed Study Group (HSSG)에서 검토했던 방법으로 선로부호화 방법이 있는데 그 중에서 국내 연구진에 의해 제안된 최소 대역폭 선로부호 MB810을 사용하여 10Gigabit Ethernet에서의 clock recovery 가능성에 대해 알아 본다. MB810 code를 사용하면 기존의 통신 시스템에서 필요로하는 대역폭을 반만 사용하여 전송할 수 있기 때문에 대역 효율이 좋아지나 이전의 일반적인 square law 방법으로는 clock recovery가 어렵다. 본 논문에서는 4th power law 방법을 사용했을때의 이론적인 해석과 시뮬레이션 결과를 보인다.

• 전기학회논문지
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• 제60권2호
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• pp.455-458
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• 2011

4:10 deserializer is proposed to recover 1:10 serial data using 1/4-rate clock. And then, 1/4-rate CDR(Clock and Data Recovery) circuit was designed for SERDES of high-speed serial display interface. The reduction of clock frequency using 1/4-rate clocking helps relax the speed limitation when higher data transfer is demanded. This circuit is composed of 1/4-rate sampler, PEL(Phase Error Logic), Majority Voting, Digital Filter, DPC(Digital to Phase Converter) and 4:10 deserializer. The designed CDR has been designed in a standard $0.18{\mu}m$ 1P6M CMOS technology and the recovered data jitter is 14ps in simulation.

• ETRI Journal
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• 제34권1호
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• pp.35-43
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• 2012

This paper presents a delay-locked-loop-based clock and data recovery (CDR) circuit design with a nB(n+2)B data formatting scheme for a high-speed serial display interface. The nB(n+2)B data is formatted by inserting a '01' clock information pattern in every piece of N-bit data. The proposed CDR recovers clock and data in 1:10 demultiplexed form without an external reference clock. To validate the feasibility of the scheme, a 1.7-Gbps CDR based on the proposed scheme is designed, simulated, and fabricated. Input data patterns were formatted as 10B12B for a high-performance display interface. The proposed CDR consumes approximately 8 mA under a 3.3-V power supply using a 0.35-${\mu}m$ CMOS process and the measured peak-to-peak jitter of the recovered clock is 44 ps.

• 대한전자공학회논문지TC
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• 제42권5호
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• pp.13-22
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• 2005

OFDM(orthogonal frequency division multiplexing) 변조를 이용한 WLAN(wireless local area network) 시스템은 고속 무선 데이터 통신을 위한 대표적 수단으로 전송률의 향상을 위해 활발히 연구되고 있다. 본 논문에서는 WLAN의 정확한 채널 등화와 샘플링 클럭 추적을 위하여 비터비 복호기 출력을 이용한 등화 및 샘플링 클럭 추적 알고리듬을 제안한다. 이 알고리듬은 파일럿 신호를 이용하여 대략의 클럭 주파수 복원과 채널등화를 수행한 후 비터비 복호기의 출력을 다시 부호화하여 등화 및 샘플링 클럭의 추적에 이용하는 알고리듬이다. 제안한 알고리듬의 우수성을 ETSI WLAN 채널 환경에서 컴퓨터 모의실험을 통하여 보였다.

• 전기전자학회논문지
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• 제23권3호
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• pp.858-864
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• 2019

본 논문에서는 센서 유틸리티 네트워크에서 센서 노드들 사이의 주파수 차이로 인한 데이터 손실을 제거하기 위한 클록 시스템이 제안된다. 각 센서 노드를 위한 제안된 클록 시스템은 버스트 클록-데이터 복원 회로, 32-위상 클록을 출력하는 디지털 위상 고정 루프, 그리고 프로그래밍 가능한 개방형 루프 분수 분할기를 사용하는 디지털 주파수 합성기로 구성된다. 첫번째 센서 노드에는 버스트 클록-데이터 복원 회로 대신 능동 인덕터를 사용하는 CMOS 발진기가 사용된다. 제안된 클록 시스템은 1.2 V 공급 전압을 이용하는 65nm CMOS 공정에서 설계된다. 센서 노드들 사이의 주파수 오류가 1%일 때, 제안하는 버스트 클록-데이터 복원 회로는 기준 클록으로 5Mbps 데이터 속도에 대해 64배 체배된 주파수를 가짐으로 4.95 ns의 시간지터를 가진다. 설계된 디지털 주파수 합성기의 주파수 변경은 100 kHz에서 320 MHz의 주파수 범위에서 출력 클록의 한 주기 내에 수행된다.

• 전자공학회논문지B
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• 제30B권12호
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• pp.31-39
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• 1993

In the playback signal processing of a digital magnetic recording system, the major signal processing processes consist of pulse equalization. pulse detection, clock recovery, and data recovery. Equalizer which compensates interference occurrde between pulses recorded in high density on a magnetic media is realized by pulse slimming method, and pulse detection by a integrating detector. Clock recovery from the detector output was accomplished by using PLL. and data recovery to reduce noise effects was carried out by utilizing the three sampling clocks recovered in clock recovery process. In this paper these processes are implemented in hardware and its performance is evaluated by experimenting with a commercial DAT. It was found that the playback signal processor proposed is suitable to the practical high density magnetic recording system.

• 한국광학회지
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• 제16권1호
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• pp.21-26
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• 2005

40 Gbit/s 광 시분할 신호(OTDM:optical time-division-multiplexed)로부터 클럭 재생된 10 GHz 신호를 얻기 위해 고조모드잠금된 광섬유 레이저와 TOAD(Terahertz Optical Asymmetric Demultiplexer)를 이용하여 광 위상 동기 회로를 구성하였다. 입력된 40Gbit/s 광 신호 펄스로부터 TOAD를 통과한 펄스의 위상 정보를 이용하여 10 GHz로 위상 동기된 신호를 추출하였다. 추출된 10GHz RF 신호와 주변의 잡음 신호의 비는 40 dB 이상으로 측정되었다. 또한 TOAD에서 위상 정보 추출 과정에 대한 시뮬레이션을 수행하였다. 위상 동기 주파수의 작동범위는 입력 광 펄스의 기본 주파수를 중심으로 10 kHz 이내에서 측정되었다.

• 한국광학회지
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• 제11권6호
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• pp.400-404
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• 2000

능동 모드 잠김 8자형 레이저를 이용하여 10Gb/s RZ 신호로부터 클럭을 추출하고 이 클럭 성분의 품질을 평가하였다. 10ps의 펄스폭을 갖는 광원을 $2^{23}-1$ PRBS로 외부 변조하였으며 이를 클럭 추출회로에 인가함으로써 12ps의 펄스폭을 갖는 클럭을 얻었다. 이렇게 얻어진 펄스를 다시 같은 외부 변조기에 입력하여 BER을 측정한 결과 $10_{11}$의 BER에서 패널티가 거의 나타나지 않았다.

• 전자공학회논문지A
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• 제33A권11호
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• pp.1-9
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• 1996

In the following paper, new architectural algorithm of clock and data recovery circuit is proposed for 622.08 Mbps optical communication receiver. New algorithm makes use of charge pump PLL using voltage controlled ring oscillator and extracts 8-channel 77.76 MHz clock signals, which are delayed by i/8 (i=1,2, ...8), to convert and recover 8-channel parallel data from 662.08 Mbps MRZ serial data. This circuit includes clock genration block to produce clock signals continuously even if input data doesn't exist. And synchronization of data and clock is doen by the method which compares 1/2 bit delayed onput data and decided dta by extracted clock signals. Thus, we can stabilize frequency and phase of clock signal even if input data is distorted or doesn't exist and simplify receiver architecture compared to traditional receiver's. Also it is possible ot realize clock extraction, data decision and conversion simulataneously. Verification of this algorithm is executed by DESIGN CENTER (version 6.1) using test models which are modelized by analog behavior modeling and digital circuit model, modified to process input frequency sufficiently, in SPICE.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2009년도 정보통신설비 학술대회
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• pp.78-80
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• 2009

In this paper, we have described the advantages of fixed mobile convergence access network based on FTTH. Also, we have investigated the possibility of mobile backhaul based on FTTH network combined TOM over IP emulation and adaptive clock recovery technologies, and verified successful transport of both E1 TDM traffic and Clock through the packet based PON network. within the allowable tolerance.