• Journal of information and communication convergence engineering
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• 제13권3호
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• pp.180-188
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• 2015

As a potential alternative to the complementary metal-oxide semiconductor (CMOS) technology, many researchers are focusing on carbon-nanotube field-effect transistors (CNFETs) for future electronics. However, existing studies report the advantages of CNFETs over CMOS at the device level by using small-scale circuits, or over outdated CMOS technology. In this paper, we propose a methodology of analyzing CNFET-based circuits and study its impact at the full-chip scale. First, we design CNFET standard cells and use them to construct large-scale designs. Second, we perform parasitic extraction of CNFET devices and characterize their timing and power behaviors. Then, we perform a full-chip analysis and show the benefits of CNFET over CMOS in 45-nm and 20-nm designs. Our full-chip study shows that in the 45-nm design, CNFET circuits achieve a 5.91×/3.87× (delay/power) benefit over CMOS circuits at a density of 200 CNTs/µm. In the 20-nm design, CNFET achieves a 6.44×/3.01× (delay/power) benefit over CMOS at a density of 200 CNTs/µm.

• 대한전자공학회논문지
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• 제12권6호
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• pp.21-30
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• 1975

본 논문에서는 복소함수에 대한 최적설계 이론을 제안하여 연산회로, 파형성형회로, 여파기, 증폭기, 전송선로 등의 설계에 적용하여 본 결과, 실험치와도 잘 일치하였으며, 복소함수의 두가지 요소인 절대치와 위상을 동시에 고려한 회로망의 최적설계를 가능하게 하였으며, 또 여러 가지 상이한 회선정수를 포함하는 경우라도 설계가능하도록 무게함수의 선정 방법을 제시하였다. A method by which one can optimize the complex responses of electronic circuits has been suggested. represented in the complex forms, the optimization methods presented so far have dealt with real magnitude and phase responses of circuits. Design examples are shown on the optimal designs of an amplifier, filter, operational circuits transmission lines. and a wave-shaping circuit.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.384-387
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• 1999

In this paper, we have proposed a testing methodology for Speed-Independent asynchronous control circuits using the self-checking property where the circuit detects certain classes of faults during normal operation. To exploit self-checking properties of Speed-Independent circuits, the Proposed methodology generates tests from the specification of the target circuit which describes the behavior of the circuit. The generated tests are applied to a fault-free and a faulty circuit, and target faults can be detected by the comparison of the outputs of the both circuits. For the purpose of efficient comparison, reachability information of the both circuits in the form of BDD's is used and operations are conducted by BDD manipulations. The identification for undetectable faults in testing is also used to increase efficiency of the proposed methodology. The proposed identification uses only topological information of the target circuit and reachability information of the good circuit which was generated in the course of preprocess. Experimental results show that high fault coverage is obtained for synthesized Speed-Independent circuits and the use of the identification process decreases the number of tests and execution time.

• Journal of electromagnetic engineering and science
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• 제13권4호
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• pp.233-239
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• 2013

This paper proposes an accurate approach for predicting transferred power from a noise source to integrated circuits based on the characteristics of the power transfer network. A power delivery trace on a package and a printed circuit board are designed to transmit power from an external source to integrated circuits. The power is demonstrated between an injection terminal on the edge of the printed circuit board and integrated circuits, and the power transfer function of the power distribution network is derived. A two-tier calibration is applied to the test, and scattering parameters of the network are measured for the calculation of the power transfer function. After testing to obtain the indispensable parameters, the real received and tolerable power of the integrated circuits can be easily achieved. Our proposed estimation method is an enhancement of the existing the International Electrotechnical Commission standard for precise prediction of the electromagnetic immunity of integrated circuits.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2001년도 Proceedings ICPE 01 2001 International Conference on Power Electronics
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• pp.56-59
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• 2001

An effective method of detecting inter-turn short circuits on round rotor windings is described. Shorted-turns can have significant effects on a generator and its performance. A method of detecting inter-turn short circuits on rotor windings is described. The approach used is to measure the rate of change of the air-gap flux density wave when the rotor is at operating speed and excitation is applied to the field winding. The inter-turn short circuits sensor for synchronous generator's field winding has been developed. The sensor, installed in the generator air-gap, senses the slot leakage flux of field winding and produces a voltage waveform proportional to the rate of change of the flux. For identification of reliability for sensor, a inter-turn short circuits test was performed at the West-Inchon combined cycle power plant on gas turbine generator and steam turbine generator. This sensor will be used as a detecting of shorted-turn for field winding of synchronous generator. The purpose of this paper is to describe the design and operation of a sensitive inter-turn short circuits detector. In this paper, development of inter-turn short circuits sensor for field winding of synchronous generator and application in a field.

• 전자공학회논문지
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• 제54권3호
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• pp.138-144
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• 2017

본 논문에서는 노인성 난청으로 인한 청력도 감쇄를 보상하는 고주파 증폭 회로를 제안한다. 노인성 난청은 고음역(고주파 대역)의 청력도가 저음역(저주파대역)에 비해 더 떨어지는 저주파 통과 필터의 특성을 보이므로, 보상회로는 임계주파수 이상의 대역에서는 주파수에 비례하여 신호를 증폭하고 임계주파수 이하에서는 증폭도를 일정하게 유지하는 구조이다. 제안된 고주파 회로는 미분기, 단위 이득 증폭기로 구성된다. 임계주파수는 볼륨 조절 레버 형태로 간단하게 제어가 가능한 구조로 노인들이 자신의 난청정도에 따라 쉽게 증폭도를 조절할 수 있다. 고주파 증폭회로의 임계주파수는 가청주파수 전 대역에서 연속적으로 조절 가능하고, 10 kHz 음역의 신호는 80dB 이상 증폭도를 가진다.

• 한국통신학회논문지
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• 제18권2호
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• pp.218-230
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• 1993

전력선을 통신선로로 이용시 전송신호는 전력선 채널특성인 주파수 선택적인 페이딩(fading)과 간섭 그리고 시변감쇠에 많은 영향을 받을 수 있다. 이러한 영향은 시변이며 임의의 주파수에서 일어나므로 예측하기 어렵다. 본 논문에서는 가정 혹은 소규모 사무실 내에서 비교적 저속 데이터를 안전하게 전송하는 전력선 모뎀을 구현하기 위해 대역확산 기법 중 실현이 비교적 용이하고 잡음 특성이 우수한 직접확산 방식을 적용하였다. 대역확산 기법을 적용할 경우 PN(pseudo noise)부호 발생회로와 복잡한 동기회로 등의 부가적인 하드웨어가 요구되지만, 본 논문에서는 이러한 하드웨어의 일부를 시스템 자체에 내장된 프로세서를 이용한 소프트웨어로 처리하였고, 복잡한 동기회로 대신 60 Hz의 전력신호를 이용한 간단한 동기 회로를 구성하였다. 구현된 동기회로는 대역확신 기법에 본질적인 동기획득 시간의 소요 문제를 제거할 수 있으며, 아울러 60 Hz의 전력신호 자체의 영교차 지터의 영향을 피하도록 설계되었다. 결과적으로 본 논문에서는 대역확산 기법을 적용하면서도 대역확산에 필요한 일부 하드웨어를 소프트웨어화함으로써 소형, 경량화를 이루며, 전력선 상에서 데이타를 안전하게 전송하는 전력선 모뎀을 구현하였다.

• 전자공학회논문지C
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• 제35C권9호
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• pp.38-48
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• 1998

비동기 순차 회로에 대한 시험 벡터를 생성하는 문제는 매우 어려운 문제로 남아 있다. 현재까지 이 문제에 대한 알고리즘은 거의 없었다. 그리고, 기존의 접근 방식은 시험 벡터를 생성하는 동안에는 피이드백 루프를 절단하여 그 곳에 플립플롭이 있는 것처럼 가정하고 시험 벡터를 생성하는 방식이었다. 그래서, 기존의 알고리즘은 동기 순차 회로용 시험 벡터 생성 알고리즘과 매우 유사하였다. 이것은 시험 벡터를 생성할 때에는 비동기 순차회로를 동기 순차 회로로 가정하고 시험 벡터를 생성한다는 것을 의미한다. 그러므로, 생성된 시험 벡터가 비동기 순차 회로에 적용되었을 때, 대상 결함을 검출하지 못할 수도 있다는 것을 나타낸다. 본 논문에서는 비동기 순차 회로에 대한 시험 벡터를 생성할 수 있는 알고리즘을 제시하였다. 본 논문에서 제안된 알고리즘을 적용하여 생성된 시험 벡터는 임계레이스(critical race) 문제와 순환(oscillation) 문제의 발생을 최소로 하면서 비동기 순차 회로의 결함을 검출할 수 있다. 그리고, 본 논문에서 제안된 알고리즘을 적용하여 생성된 시험 벡터는 비동기 순차 회로에 대해서 대상 결함을 검출하는 것이 보장된다.

• 전자공학회논문지SC
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• 제39권3호
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• pp.191-200
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• 2002

본 논문에서는 다변수 다치 논리함수에 대하여 구간함수를 절단 차분 함수로 변환하는 방법을 제시하였고, 절단 차분 함수를 전류모드 CMOS에 의한 전류 미러 회로와 금지회로를 사용하여 일정한 패턴을 갖는 다치 논리회로로 구현하는 방법을 제시하였다. 또한 제시한 방법을 2변수 4치 MOD(4) 가산 진리표와 2변수 4치 유한체 GF(4)상의 승산 진리표를 실현하는 회로의 구현에 적용하였다. PSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작특성을 보였다. 회로들의 시뮬레이션은 2㎛ CMOS 표준 기술을 이용하였고, 단위 전류를 15㎂로 하였으며, 전원전압은 3.3V를 사용하였다. 본 논문에서 제시한 전류모드 CMOS에 의해 구현된 회로들은 일정한 패턴, 상호연결의 규칙성을 가지며, 다치 논리함수의 변수의 확장성을 가지므로 VLSI 실현에 적합할 것으로 생각된다.

• 대한전자공학회논문지SD
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• 제45권1호
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• pp.1-6
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• 2008

이진수 시스템에서는 하드웨어 구현, 연산속도 등에 따라 음수와 양수를 나타내는 여러 가지 수 표현법이 있다. 그 중에서 한 비트로 부호를 정하고 나머지 비트들로 절대값을 표현하는 부호화-절대값 표현법은 간단하고 부호비트를 변환 시키는 것만으로 음수를 구할 수 있다. 그러나 부호화-절대값 표현법에서 실제 계산은 연산과 연산자들의 부호에 따른 절대값 비교를 필요로 한다. 간단한 구조에서 두 부호화-절대값 수의 덧셈, 뺄셈 연산기는 비교기와 선택적인 보수기, 덧셈기로 구성된다. 본 논문에서는 명시적인 비교기 사용 없이 두 수의 차이를 구할 수 있는 회로를 설계하고 이 회로를 이용하여 두 부호화-절대값으로 표현되는 수의 덧셈/뺄셈을 수행하는 가/감산기 설계하였다.